用于多相DCDC转换器的直接放大的纹波追踪控制方案.pdf

本发明涉及一种用于多相dc-dc转换器的直接放大的纹波追踪控制方案。提供一种用于多相功率转换器的控制器，所述多相功率转换器具有在电压源与单个输出端子之间并联耦合的多个DC/DC转换器(PWM0到PWMn)。所述控制器包含耦合到所述输出端子Vout的电压感测电路(522、524)。内部脉冲产生电路(508、510、512)可耦合到所述电压感测电路以用于产生内部伪经脉冲宽度调制信号。接通时间信号分配电路(504a到504n)可耦合到所述内部脉冲产生电路的输出，且可耦合到驱动器电路(D0到Dn)以用于驱动所述多个DC/DC转换器中的每一者。本发明还揭示一种多相功率转换器及方法。

权利要求书1.  一种多相功率转换器，其包括： 多个DC/DC转换器，其并联耦合且具有可耦合到负载的单个输出端子； 电压感测电路，其耦合到所述输出端子； 内部脉冲产生电路，其耦合到所述电压感测电路以用于产生伪经脉冲宽度调制信 号； 接通时间信号分配电路，其耦合到所述脉冲产生电路的输出；及 驱动器电路，其耦合到所述接通时间信号分配电路以用于驱动所述多个DC/DC转 换器中的每一者。 2.  根据权利要求1所述的多相功率转换器，其中所述多个DC/DC转换器是降压转 换器。 3.  根据权利要求1所述的多相功率转换器，其中内部接通时间宽度为约Kint*1/(fsw* 相数)。 其中Kint＝0.1到1.0 fsw＝每一DC/DC转换器的切换频率 相数＝所述多相功率转换器中的相位的数目 4.  根据权利要求1所述的多相功率转换器，其进一步包括： 纹波产生器，其根据所述内部伪经脉冲宽度调制信号及输入电压的负载循环。 5.  根据权利要求4所述的多相功率转换器，其中所述纹波产生器包括电阻器/电容 器网络。 6.  根据权利要求5所述的多相功率转换器，其中所述电阻器/电容器网络耦合于接 通时间信号产生器的输出与到触发所述接通时间信号产生器的比较器的输入之间。 7.  根据权利要求6所述的多相功率转换器，其中所述接通时间信号产生器是单发 电路。 8.  根据权利要求1所述的多相功率转换器，其中来自所述接通时间分配电路的信 号在印刷电路板上行进到所述驱动器电路，时钟产生器电路产生所述接通时间信号，所 述时钟产生器电路包括用于依据第一内部所产生脉冲而产生所述时钟的上升边缘且依 据第二内部所产生脉冲而产生所述时钟的下降边缘的逻辑构件。 9.  根据权利要求8所述的多相功率转换器，其中通过使针对所述相位中的一者的 时钟信号处于高于用于其它相位的振幅而使所述时钟的所述分配与所述相位同步。 10.  一种用于多相功率转换器的控制器，所述多相功率转换器包括在电压源与单个 输出端子之间并联耦合的多个DC/DC转换器，所述控制器包括： 电压感测电路，其耦合到所述输出端子； 脉冲产生电路，其可耦合到所述电压感测电路以用于产生伪经脉冲宽度调制信号； 接通时间信号分配电路，其可耦合到所述脉冲产生电路的输出，且可耦合到驱动器 电路以用于驱动所述多个DC/DC转换器中的每一者。 11.  根据权利要求10所述的控制器，其中所述多个DC/DC转换器是降压转换器。 12.  根据权利要求10所述的控制器，其中内部接通时间宽度为约Kint*1/(fsw*相 数)。 其中Kint＝0.1到1.0 fsw＝每一DC/DC转换器的切换频率 相数＝所述多相功率转换器中的相位的数目 13.  根据权利要求10所述的控制器，其进一步包括： 纹波产生器，其根据所述内部伪经脉冲宽度调制信号及输入电压的负载循环。 14.  根据权利要求13所述的控制器，其中所述纹波产生器包括电阻器/电容器网络。 15.  根据权利要求14所述的控制器，其中所述电阻器/电容器网络耦合于接通时间 信号产生器的输出与到触发所述接通时间信号产生器的比较器的输入之间。 16.  根据权利要求15所述的控制器，其中所述接通时间信号产生器是单发电路。 17.  根据权利要求10所述的控制器，其中来自所述接通时间分配电路的信号在印 刷电路板上行进到所述驱动器电路，时钟产生器电路产生所述接通时间信号，所述时钟 产生器电路包括用于依据第一内部所产生脉冲而产生所述时钟的上升边缘且依据第二 内部所产生脉冲而产生所述时钟的下降边缘的逻辑构件。 18.  根据权利要求17所述的控制器，其中通过使针对所述相位中的一者的时钟信 号处于高于用于其它相位的振幅而使所述时钟的所述分配与所述相位同步。 19.  一种驱动多个并联连接的DC/DC转换器的方法，其包括： 感测跨越所述转换器的输出的电压； 产生伪经脉冲宽度调制信号； 将恒定接通时间信号分配到所述多个DC/DC转换器中的每一者； 用所述恒定接通时间信号驱动所述多个DC/DC转换器中的每一者。 20.  根据权利要求19所述的方法，其中所述恒定接通时间信号的所述分配利用时 钟信号，其中第一经脉冲宽度调制信号产生所述时钟信号的上升边缘，且第二内部经脉 冲宽度调制信号产生所述时钟的下降边缘，通过使针对所述相位中的一者的时钟信号处 于高于用于其它相位的时钟信号的振幅而使所述时钟与所述相位同步。

说明书用于多相DC-DC转换器的直接放大的纹波追踪控制方案
技术领域
本发明涉及一种多相功率转换器及一种用于多相功率转换器的控制器。
背景技术
DC/DC转换器是将直流电流源从一个电压转换到另一电压的电子电路。切换DC/DC 转换器由于其较高效率而被普遍使用，此在连接到DC/DC转换器的电子装置是电池供 电的便携式装置时尤其重要。
图1图解说明基于特别适合于满足用于将电力供应到高级数字电路的许多一般目标 的降压切换电路的实例DC-DC转换器100。图1(经简化以促进图解说明及论述)中的电 路100称作DE-DRC(差分增强负载纹波控制)电路。本发明人及其它发明人先前已公布 DE-DRC设计。举例来说，参见：J.范(J.Fan)、X.李(X.Li)、S.林(S.Lim)及A.黄(A.Huang)， “用于降压转换器的差分增强负载纹波控制(DE-DRC)的设计及特性描述(Design and  Characterization of Differentially Enhanced Duty Ripple Control(DE-DRC)for Step-Down  Converter)”，IEEE电力电子学报(IEEE Trans.PowerElectron.)，第24卷，第12期，2714 -2725页，2009年12月。在图1中，电源102在输入电压VIN下提供直流电流。
电路100在输出电压VOUT下将直流电流提供到负载(RLOAD)。两个电子开关(SW1、 SW2)受开关控制电路110及驱动器112控制。在任一时间最多闭合仅一个开关。比较器 108控制开关控制电路110。存在两个反馈路径。在第一反馈路径中，电感器LO的切换 侧上的电压VSW经由低通滤波器(RR、CR)耦合到比较器108。在第二反馈路径中，两个 差分差值放大器(104、106)产生反馈信号的差分对VP及VN。这两个差分信号耦合到比 较器108，其中VN是直接耦合的，且VP经由高通滤波器(CR、RR)而耦合。
VP及VN如下：
VP＝KP(HVOUT-VREF)+VOUT
VN＝-KN(HVOUT-VREF)+VOUT
其中H＝RS2/(RS1+RS2)，KP＝正差分电路104的增益，且KN＝负差分电路106的增益， 且VREF为恒定参考电压。
由于VSW与比较器之间仅存在无源组件，因此将VSW耦合到比较器108的第一反馈 路径较快。由于VOUT与COUT中的电流积分成比例且VOUT与比较器之间存在有源放大 器，因此将VOUT耦合到比较器108的反馈路径较慢。第二环路可调整控制带宽。两个 环路对瞬态响应均具有大影响。经组合的两个反馈环路提供具有高带宽控制的稳定系 统。
为简化论述，假设H＝1且VIN是恒定的。首先，考虑稳定状态(恒定负载)。在稳定 状态中，在H＝1的情况下，VCONTROL(比较器108的正输入)约为VOUT。VSW是具有约 VOUT的平均值的方形波，且经低通滤波的VSW贡献具有约为VSW与VRIPPLE(比较器108 的负输入)的平均值的平均值的锯齿波形。当VRIPPLE下降到低于VCONTROL时，比较器108 致使开关控制电路110闭合SW1达恒定接通时间。在闭合SW1时，VSW驱动为较高， 且VOUT经控制约等于VSW的平均值。如果负载电流增加，那么VSW的平均值迅速增加(因 为增加穿过LO的电流)，VP具有瞬态减小(VOUT由于从COUT汲取增加的电流而减小)， VN具有瞬态增加，且增加SW1的负载循环(切换频率增加)。如果负载电流减小，那么 VSW的平均值迅速减小，VP具有瞬态增加，VN具有瞬态减小，且减少SW1的负载循环。 VRIPPLE在比较器108的负输入下的量值与VOUT上的纹波电压相比是相对大的，此提供 反馈信号中的良好噪声抗扰性。另外，电路在宽输入及输出范围内提供对负载瞬态的快 速响应。
图2展示与本申请案(参见图3)具有共同发明人的同在申请中的共同让与申请案第 13/171,283号中所揭示的经改进控制器。此申请案以其全文引用的方式并入本文中且用 于所有目的。
在图2中，存在三个反馈路径。在第一反馈路径中，电感器LO的切换侧上的电压 VSW为耦合到比较器208的AC。在第二反馈路径中，两个差分差值放大器(204、206) 产生反馈信号的差分对VP及VN。这两个差分信号耦合到比较器208，其中VN是直接耦 合的，且VP经由高通滤波器网络(CR1、RR)(CR2、RDC)而耦合。在第三反馈环路中，参 考电压由参考调整电路214调整。
VP及VN如下：
VP＝KP(HVOUT-经调整的VREF)+VBIAS
VN＝-KN(HVOUT-经调整的VREF)+VBIAS
其中H＝RS2/(RS1+RS2)，KP＝正差分电路204的增益，且KN＝负差分电路206的增益， 经调整的VREF为可变参考电压，且VBIAS为固定参考电压。
由于VRIPPLE与电感器LO中的AC电流成比例且VSW与比较器之间仅存在无源组件， 因此将VSW耦合到比较器208的第一反馈路径较快。由于VOUT改变与COUT中的AC电 流积分成比例且VOUT与比较器之间存在有源放大器，因此将VOUT耦合到比较器208的 反馈路径较慢。调整VREF的反馈路径有意地是极慢的以避免干扰前两个反馈路径。第三 反馈路径提供较好输出电压准确性。经组合的三个反馈路径提供具有高带宽控制及准确 输出电压的稳定系统。
这两个控制电路非常适于控制单相DC/DC转换器电力供应器。然而，存在对高安 培数电力供应器的不断增长的需求。举例来说，如果需要180amp电力供应器且具有用 于30amp电力供应器的现有设计，那么可通过并联组合6个30amp电力供应器来满足 此需要。此节省重新设计高安培数的电力供应器的成本，但其产生下文连同图3及4将 图解说明的问题。
利用包括并联连接(分别相位1及2)且具有连接到负载的单个输出端子的两个 DC/DC转换器的多相电力供应器最容易阐释此问题。图3图解说明针对其中此两相系统 在20％负载循环处操作的情形的波形，通常指示为300。针对相位1所感测的电流信号 在图3A中展示为302。针对相位2所感测的电流信号在图3B中展示为304。电流感测 信号302、304在图3C中经组合以产生纹波信号306。在图3D中，将纹波信号306与 比较信号308进行比较。当纹波信号下降到低于比较信号308(其为比较反馈电压与参考 电压的误差放大器的输出电压)时，产生接通脉冲触发信号，例如图3E中所图解说明的 310、312、314、316、318及320。第一接通脉冲触发信号310触发针对相位1的PWM 信号322的产生，如图3F中所展示。第二脉冲触发信号312触发针对相位2的PWM信 号324的产生，如图3G中所展示。第三接通脉冲触发信号314触发针对相位1的PWM 信号326的产生(图3G)。第四接通脉冲触发信号316触发针对相位2的PWM信号328 的产生(图3G)，等等。
图4图解说明与图3相同的电路的波形，通常指示为400，只不过负载循环已增加 到50％。针对相位1所感测的电流信号在图4A中展示为402。针对相位2所感测的电 流信号在图4B中展示为404。电流感测信号402、404在图4C中经组合以产生纹波信 号406。问题是如果两个相位具有相等电流且完全180。异相，那么电流信号402、404 将抵消且无纹波信号将可用于控制转换器。因此，在将信号406与信号比较进行比较时， 不产生接通脉冲触发信号，如图4E中的408处所展示。因此，针对相位1或2两者不 产生PWM信号，如图4F及4G中所展示。因此，多相功率转换器失去控制。即使到 DC/DC转换器中的每一者的电流不相同及/或不完全异相，产生的纹波信号也将是极小 的，使得在毫伏范围中的噪声信号可导致多相功率转换器的不稳定操作。
尽管借助两个相位的多相功率转换器最容易图解说明所述问题，但所述问题对于使 用经组合电流信息来控制的任何多相功率转换器系统是共同的。对于三相系统，在出现 此问题之前的最大负载循环为33.3％。对于四相转换器，在出现此问题之前的最大负载 循环为25％。对于上文所论述的六相转换器，在出现此问题之前的最大负载循环为不可 接受的16.6％。一般来说，在出现此问题之前可允许的最大负载循环为1/n*100％，其 中n为多相功率转换器系统中的相位的数目。
因此，需要一种用于多相功率转换器的控制器，其中负载循环不限于此。
发明内容
本发明的大体目标是提供一种用于包括并联耦合且具有可耦合到负载的单个输出 端子的多个DC/DC转换器的多相功率转换器的控制器及一种利用此控制器的多相功率 转换器。
在本发明的方面中，多相功率转换器包括并联耦合且具有可耦合到负载的单个输出 端子的多个DC/DC转换器。电压感测电路耦合到所述输出端子。脉冲产生电路耦合到 所述电压感测电路以用于产生伪经脉冲宽度调制信号。接通时间信号分配电路耦合到所 述脉冲产生电路的输出。驱动器电路耦合到所述接通时间信号分配电路以用于驱动所述 多个DC/DC转换器中的每一者。
在本发明的方面中，提供一种用于多相功率转换器的控制器，所述多相功率转换器 包括在电压源与单个输出端子之间并联耦合的多个DC/DC转换器。所述控制器包括耦 合到所述输出端子的电压感测电路。脉冲产生电路可耦合到所述电压感测电路以用于产 生伪经脉冲宽度调制信号。接通时间信号分配电路可耦合到所述脉冲产生电路的输出， 且可耦合到驱动器电路以用于驱动所述多个DC/DC转换器中的每一者。
本发明的方面包含一种驱动多个并联连接的DC/DC转换器的方法。感测跨越所述 转换器的输出的电压。产生伪经脉冲宽度调制信号。将恒定接通时间信号分配到多个 DC/DC转换器中的每一者。用所述恒定接通时间信号驱动所述多个DC/DC转换器中的 每一者。
附图说明
本发明的其它方面从所附权利要求书且从参考附图给出的以下详细说明将显而易 见。
图1是现有技术单相控制器的示意图；
图2是来自同在申请中的申请案第13/171,283号的控制器的示意图；
图3A到3G图解说明在20％负载循环处操作的两相DC/DC转换器的操作；
图4A到4G图解说明在50％负载循环处操作的两相DC/DC转换器的操作；
图5是本发明的实施例的示意图；
图6是图解说明图5的实施例的波形的图式；
图7是图解说明图5的实施例的其它波形的图式；
图8图解说明用于减小跨越印刷电路板行进的信号的频率的任选电路的波形；
图9图解说明根据本发明的具有增加的负载电流的两相转换器的模拟的波形；且
图10图解说明根据本发明的具有减小的负载电流的两相转换器的模拟的波形。
具体实施方式
图5将本发明的实施例通常展示作为500。在图5中，具有电感器L0、L1...Ln的多 个DC/DC转换器PWM0、PWM1...PWMn并联连接到单个输出端子VOUT。端子VOUT连 接到此处表示为具有电流I0的电阻器RLOAD的负载。一电容器COUT及一对串联连接的 电阻器RS1、RS2跨越负载RLOAD而并联耦合。两个电阻器之间的节点耦合到具有增益 KP的差分差值放大器522的非反相输入及具有增益Kn的差分差值放大器524的非反相 输入。到差分差值放大器522及524的反相输入耦合到参考电压VREF。偏置电压VBIAS耦合到差分差值放大器KP及Kn且耦合到电阻器RDC，电阻器RDC的远端耦合到比较器 512的反相输入。差分差值放大器524的输出耦合到比较器512的非反相输入。差分差 值放大器522的输出耦合到电容器Cr1的一个端子，电容器Cr1的另一端子经由电容器 Cr2耦合到比较器512的反相输入。电容器Cr1与Cr2之间的节点经由电阻器Rr耦合到电 平移位器508的输出。比较器512的反相输入接收信号VRIPPLE，且比较器512的非反相 输入接收信号VCONTROL。举例来说，比较器512的输出耦合到可为单发电路的内部接通 时间产生器510的输入。内部接通时间产生器510的输出耦合到电平移位器508的输入 且耦合到外部接通时间触发信号分配电路506的输入作为内部伪PWM信号。外部接通 时间触发信号产生器506的输出耦合到外部接通时间产生器502，所述外部接通时间产 生器包括针对相位0的外部接通时间产生器504a、针对相位1的外部接通时间产生器 504b及针对相位n的外部接通时间产生器504n。外部接通时间产生器504a的输出耦合 到DC/DC转换器PWM0的输入，外部接通时间产生器504b的输出耦合到DC/DC转换 器PWM1的输入，且外部接通时间产生器504的输出耦合到DC/DC转换器PWMn的输 入。
在实例实施例中，电阻器Rr可为具有200kΩ的近似电阻的可变电阻器，电容器Cr2可具有约10pF的电容，电容器Cr1可具有约10pF的电容，电阻器RDC可具有约1MΩ 的电阻，且差分差值放大器522及524各自可具有约20的增益KP、Kn。
现在将连同图6及7一起阐释图5的电路的操作。跨越电阻器RS1及RS2所测量的 纹波电压(VSEN)由差分差值放大器522放大，所述差分差值放大器的输出为经由电容器 Cr1及Cr2耦合到比较器512的纹波(反相)输入的AC，如图5及6中所图解说明。VSEN与参考电压VREF之间的差值经放大且移位到VBIAS。鉴于电阻器RDC为高值(例如1MΩ) 的事实，此不影响与纹波的比较。差分差值放大器524的输出耦合到比较器512的控制 (非反相)输入。电阻器Rr的值经选择以使纹波振幅为约150mV到200mV。电阻器RDC保持纹波的中点处于相同电压VBIAS。当VRIPPLE的值下降到低于电压VCONTOL时，比较 器512触发内部接通时间产生器510以产生具有为Kint的负载比的内部伪PWM信号， 其中Kint为介于实质上0.1到1.0之间的常数。
图7图解说明内部伪PWM信号702、外部接通时间触发信号710及外部接通时间 信号720之间的关系。内部伪PWM信号702如上文连同图6一起所描述而产生。外部 接通时间触发信号704由内部伪PWM信号产生。内部伪PWM信号702在脉冲704处 的上升边缘触发针对第一相位(相位1)的外部接通时间触发信号712的产生。内部伪 PWM信号702的第二脉冲706的上升边缘触发针对第二相位(相位2)的外部接通时间触 发信号714的产生。内部伪PWM信号702的第六脉冲708的上升边缘触发针对第n相 位(其中在此实例中，n等于6)的外部接通时间触发信号716的产生。
外部接通时间触发信号710用于产生耦合到驱动器电路502(图5)的外部接通时间 信号720且用于驱动DC/DC转换器PWM0...PWMn。因此，触发信号脉冲712触发针对 第一相位(相位1)的脉冲722。脉冲714触发针对第二相位(相位2)的脉冲724。脉冲716 触发针对第n相位(其中在此实例中，n等于6)的脉冲726。外部接通时间触发信号脉冲 710由外部接通时间触发信号分配器电路506分配到外部接通时间产生器502。在电路 504a到504n中产生外部接通时间信号。
上文所使用的术语“内部”及“外部”是指其中在集成电路上产生“内部”信号且 在集成电路外侧的离散组件中产生“外部”信号的特定实例实施例。应注意，此差异不 是实践本发明必需的。所有信号均可产生于离散组件，或所有元件(电感器及输出电容器 除外)均可形成于集成电路上。在其中“外部”电路在集成电路外侧的那些实施例中，存 在问题，因为内部适合PWM信号是必须沿着印刷电路板发送到外部电路的高频率信号。 为减少由此高频率信号形成的问题，可利用任选逻辑电路520(图5)。连同图8一起阐 释此逻辑电路的操作。
在图8中，进出逻辑电路520的波形通常展示为800。信号802为内部接通时间产 生器510的内部伪PWM信号产生的输出。信号804为所产生的所得时钟脉冲。逻辑电 路520产生具有对应于第一脉冲802的上升边缘的上升边缘及与第二脉冲802的上升边 缘对应的下降边缘的输出脉冲。信号802的脉冲1及2产生具有上升边缘806及下降边 缘808的脉冲。脉冲3及4产生具有上升边缘810及下降边缘812的时钟脉冲。信号802 的脉冲5及6产生具有上升边缘814及下降边缘816的脉冲。图8图解说明具有六个相 位的系统，如上文所论述。因此，在第二组脉冲中，脉冲1及2产生具有上升边缘820 及下降边缘822的信号824，且所述过程重复。因此，分配于印刷电路板上的信号的频 率已减半，从而减少其传输中的问题。应注意，脉冲806及824具有比脉冲串中的其它 脉冲高的振幅。举例来说，此较高振幅用于同步脉冲的分配，其中较高振幅脉冲将分配 到DC/DC转换器的第一相位。
图9将以5V输入及3.5V输出操作且具有增加的负载电流的两相转换器的模拟通常 展示为900。在图9中，902表示纹波电压，904表示控制信号，906表示例如702的信 号，908及910表示例如722、724的波形。
图10将具有相同输入及输出电压但具有减小的负载的相同转换器的模拟通常表示 为1000。在图10中，1002表示纹波电压，1004表示控制电压，1006表示例如702、906 的信号，且信号1008及1010表示例如722、908及724、910的信号。
尽管已详细描述了本发明，但应理解，可在不背离如由所附权利要求书界定的本发 明的精神及范围的情况下对本发明做出各种改变、替代及更改。