一种半导体器件的制造方法.pdf

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中形成有源/漏区；依次执行第一离子注入和第一退火，以在源/漏区中形成位错；执行第二离子注入，以使源/漏区呈非晶态；形成覆盖栅极结构和半导体衬底的应力覆盖层；执行第二退火，以将应力覆盖层具有的拉应力转移到半导体衬底的沟道区；去除应力覆盖层，并在源/漏区上形成自对准硅化物；形成具有可调节的高应力的接触孔蚀刻停止层。根据本发明，通过第一离子注入在源/漏区中形成位错以及形成具有可调节的高应力的接触孔蚀刻停止层来提升作用于NMOS的沟道区的拉应力的稳定性，从而显著增强NMOS的沟道区载流子迁移率。

权利要求书1.  一种半导体器件的制造方法，包括： 提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述 栅极结构两侧的半导体衬底中形成有源/漏区； 依次执行第一离子注入和第一退火，以在所述源/漏区中形成位 错； 执行第二离子注入，以使所述源/漏区呈非晶态； 形成覆盖所述栅极结构和所述半导体衬底的应力覆盖层； 执行第二退火，以将所述应力覆盖层具有的拉应力转移到所述半 导体衬底的沟道区。 2.  根据权利要求1所述的方法，其特征在于，所述第一离子注 入的注入离子为锡离子，其分两步执行：第一步，所述离子注入的入 射方向垂直于所述半导体衬底的表面，注入剂量为3.0×e14-1.0×e15离子/平方厘米，注入能量为40-100keV；第二步，所述离子注入的入 射方向相对于所述半导体衬底的表面的交角为7-35度，注入剂量为 5.0×e14-1.5×e15离子/平方厘米，注入能量为60-200keV。 3.  根据权利要求2所述的方法，其特征在于，执行所述第一步 和所述第二步的次序互换。 4.  根据权利要求1所述的方法，其特征在于，所述第一退火为 峰值退火或激光退火。 5.  根据权利要求4所述的方法，其特征在于，所述峰值退火的 温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为 1200-1350℃，持续时间为20-80ms。 6.  根据权利要求1所述的方法，其特征在于，所述第二离子注 入的注入离子为锗离子，所述离子注入一步完成，其入射方向相对于 所述半导体衬底的表面的交角为0-15度，注入剂量为5.0×e14-1.0× e15离子/平方厘米，注入能量为20-40keV。 7.  根据权利要求1所述的方法，其特征在于，所述应力覆盖层 的厚度为10-100nm。 8.  根据权利要求1所述的方法，其特征在于，所述第二退火为 峰值退火或瞬时退火。 9.  根据权利要求8所述的方法，其特征在于，所述峰值退火的 温度为950-1100℃，持续时间为20-60s；所述瞬时退火的温度为 1000-1350℃，持续时间为10-300ms。 10.  根据权利要求1所述的方法，其特征在于，在所述第二退火 之后，还包括下述步骤：去除所述应力覆盖层，并在所述源/漏区上 形成自对准硅化物；形成覆盖所述栅极结构、所述自对准硅化物和所 述半导体衬底的具有可调节的高应力的接触孔蚀刻停止层。 11.  根据权利要求10所述的方法，其特征在于，所述接触孔蚀 刻停止层的材料为TaCxNy或者TiCxNy，其中，x的数值范围为 0.01-0.2，y的数值范围为0.05-0.3。 12.  根据权利要求1所述的方法，其特征在于，所述半导体器件 为NMOS。 13.  根据权利要求1所述的方法，其特征在于，所述栅极结构包 括自下而上层叠的栅极介电层和栅极材料层。

说明书一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种提高NMOS的 沟道区载流子迁移率的方法。
背景技术
当半导体制造工艺的节点达到90nm及以下时，应力技术（Stress  Engineering）被广泛使用以提高半导体器件沟道区中的载流子迁移 率。
对于CMOS而言，实施源/漏区注入之后，通常在其衬底上形成 双应力层来提高其沟道区中的载流子迁移率，其中，拉应力层用于提 高NMOS沟道区中的电子迁移率，压应力层用于提高PMOS沟道区 中的空穴迁移率。然而，在形成所述双应力层时，构成所述双应力层 的拉应力层和压应力层在二者的交汇处存在相互重叠的部分。所述相 互重叠的部分将会产生一边界邻近效应，该效应将导致沟道区中的载 流子迁移率的显著下降。同时，所述相互重叠的部分还将对后续的接 触孔蚀刻工艺的实施造成一定程度的困扰。如果形成单一的拉应力 层，则提升NMOS沟道区中的电子迁移率的同时，降低PMOS沟道 区中的空穴迁移率。
实施退火并去除上述应力层之后，在源/漏区上形成自对准硅化 物，而后，在衬底上形成具有不同应力特性的接触孔蚀刻停止层。由 于自对准硅化物的存在，不能实施高温退火以将接触孔蚀刻停止层所 具有的应力转移到沟道区，进而影响应力记忆的效果。
因此，需要提出一种方法，以解决上述应力记忆过程存在的问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法， 包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所 述栅极结构两侧的半导体衬底中形成有源/漏区；依次执行第一离子 注入和第一退火，以在所述源/漏区中形成位错；执行第二离子注入， 以使所述源/漏区呈非晶态；形成覆盖所述栅极结构和所述半导体衬 底的应力覆盖层；执行第二退火，以将所述应力覆盖层具有的拉应力 转移到所述半导体衬底的沟道区。
进一步，所述第一离子注入的注入离子为锡离子，其分两步执行： 第一步，所述离子注入的入射方向垂直于所述半导体衬底的表面，注 入剂量为3.0×e14-1.0×e15离子/平方厘米，注入能量为40-100keV； 第二步，所述离子注入的入射方向相对于所述半导体衬底的表面的交 角为7-35度，注入剂量为5.0×e14-1.5×e15离子/平方厘米，注入能量 为60-200keV。
进一步，执行所述第一步和所述第二步的次序互换。
进一步，所述第一退火为峰值退火或激光退火。
进一步，所述峰值退火的温度为900-1100℃，持续时间为10-60s； 所述激光退火的温度为1200-1350℃，持续时间为20-80ms。
进一步，所述第二离子注入的注入离子为锗离子，所述离子注入 一步完成，其入射方向相对于所述半导体衬底的表面的交角为0-15 度，注入剂量为5.0×e14-1.0×e15离子/平方厘米，注入能量为 20-40keV。
进一步，所述应力覆盖层的厚度为10-100nm。
进一步，所述第二退火为峰值退火或瞬时退火。
进一步，所述峰值退火的温度为950-1100℃，持续时间为20-60s； 所述瞬时退火的温度为1000-1350℃，持续时间为10-300ms。
进一步，在所述第二退火之后，还包括下述步骤：去除所述应力 覆盖层，并在所述源/漏区上形成自对准硅化物；形成覆盖所述栅极 结构、所述自对准硅化物和所述半导体衬底的具有可调节的高应力的 接触孔蚀刻停止层。
进一步，所述接触孔蚀刻停止层的材料为TaCxNy或者TiCxNy， 其中，x的数值范围为0.01-0.2，y的数值范围为0.05-0.3。
进一步，所述半导体器件为NMOS。
进一步，所述栅极结构包括自下而上层叠的栅极介电层和栅极材 料层。
根据本发明，通过所述第一离子注入在所述半导体衬底的源/漏 区中形成所述位错以及形成所述具有可调节的高应力的接触孔蚀刻 停止层来提升作用于所述NMOS的沟道区的拉应力的稳定性，从而 显著增强所述NMOS的沟道区载流子迁移率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附 图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1G为根据本发明示例性实施例的方法依次实施的步骤 所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例的方法依次实施的步骤的流程 图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为 彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明 可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避 免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便 阐释本发明提出的提高NMOS的沟道区载流子迁移率的方法。显然， 本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。 本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发 明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括” 时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但 不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、 组件和/或它们的组合。
[示例性实施例]
下面，参照图1A-图1G和图2来描述根据本发明示例性实施例 的方法提高NMOS的沟道区载流子迁移率的详细步骤。
参照图1A-图1G，其中示出了根据本发明示例性实施例的方法 依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的 构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上 硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、 绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例， 在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬 底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔 离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本实施例中，隔 离结构101将半导体衬底100分为NMOS区和PMOS区，在图示中 仅示出NMOS区。半导体衬底100中还形成有各种阱(well)结构，为 了简化，图示中予以省略。
在半导体衬底100上形成有栅极结构102，作为示例，栅极结构 包括自下而上依次层叠的栅极介电层102a和栅极材料层102b。栅极 介电层102a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层 102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧 化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可 以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛 （TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化 物层包括硅化钛（TiSi）层。栅极介电层102a和栅极材料层102b的 形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学 气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉 积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉 积(PECVD)。
此外，作为示例，在栅极结构102的两侧形成有紧靠栅极结构 102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组 合构成，在本实施例中，偏移侧墙103的构成材料为氧化物。形成偏 移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘 述。
在偏移侧墙103的两侧形成有侧墙104。形成侧墙104的工艺步 骤包括：在半导体衬底100上形成完全覆盖栅极结构102和偏移侧墙 103的侧墙材料层，其构成材料优选氮化硅；采用侧墙蚀刻（blanket  etch）工艺蚀刻侧墙材料层，以形成侧墙104。
接下来，执行源/漏区注入105并退火，以在半导体衬底100中 形成源/漏区，为了简化，图示中予以省略。形成源/漏区105的工艺 为本领域技术人员所熟习，在此不再加以赘述。为了降低热预算，所 述退火可以移至后续实施应力记忆时执行。在实施源/漏区注入105 之前或者同时，可选地，实施预非晶化注入，以降低短沟道效应。预 非晶化注入的注入离子包括锗、碳等Ⅲ族和Ⅴ族离子。
接着，如图1B所示，去除侧墙105，并执行第一离子注入106。 在本实施例中，第一离子注入106的注入离子为锡（Sn）离子，其分 两步执行：第一步，所述离子注入的入射方向垂直于半导体衬底100 的表面，注入剂量为3.0×e14-1.0×e15离子/平方厘米，注入能量为 40-100keV；第二步，所述离子注入的入射方向相对于半导体衬底100 的表面具有交角，所述交角优选7-35度，注入剂量为5.0×e14-1.5× e15离子/平方厘米，注入能量为60-200keV。需要说明的是，执行所 述第一步和所述第二步的次序可以互换。
接着，如图1C所示，执行第一退火，以在半导体衬底100的源 /漏区中形成位错107。以第一离子注入106的注入离子为锡离子为例， 位错107是由锡离子注入区和半导体衬底100中的硅之间的界面处产 生的晶格错位缺陷构成的，其可以显著增强作用于半导体衬底100的 沟道区的应力。执行第一离子注入106之后，离子注入区中的硅呈非 晶态，晶格体积增大（幅度大约为6-8％）；执行第一退火之后，离子 注入区中的硅重新晶态化，晶格体积恢复到执行第一离子注入106之 前的状态，上述硅晶格体积的变化导致所述晶格错位缺陷的产生。在 本实施例中，所述第一退火为峰值退火或激光退火。所述峰值退火的 温度为900-1100℃，持续时间为10-60s；所述激光退火的温度为 1200-1350℃，持续时间为20-80ms。
接着，如图1D所示，执行第二离子注入108，以使所述源/漏区 呈非晶态。在本实施例中，第二离子注入108的注入离子为锗（Ge） 离子，所述离子注入一步完成，其入射方向相对于半导体衬底100的 表面的交角为0-15度，注入剂量为5.0×e14-1.0×e15离子/平方厘米， 注入能量为20-40keV。执行第二离子注入108之后，离子注入区中 的硅再次呈非晶态，晶格体积增大所产生的拉应力被位错107锁定， 此过程相当于一次应力记忆过程。
接着，如图1E所示，形成覆盖栅极结构102和半导体衬底100 的应力覆盖层109。在本实施例中，采用共形沉积工艺形成应力覆盖 层109，以使形成的应力覆盖层109具有良好的阶梯覆盖特性。应力 覆盖层109具有的应力的大小与形成应力覆盖层109所采用的沉积工 艺的工艺条件有关，在此不做具体限定，其构成材料优选氮化硅，其 厚度为10-100nm。需要说明的是，在形成应力覆盖层109之前，可 以先形成一薄层氧化物层，以防止后续去除应力覆盖层109时对半导 体衬底100造成损伤，为了简化，图示中未示出所述薄层氧化物层。
然后，执行第二退火，将应力覆盖层109具有的拉应力转移到半 导体衬底100中的沟道区。上述应力的转移是通过位错107实现的， 执行第二退火后，离子注入区中的硅重新晶态化，晶格体积的减小产 生的拉应力（晶格体积减小6％诱导产生4GPa的拉应力）被位错107 锁定。由于应力覆盖层109的存在，离子注入区中的硅的晶格体积不 会完全恢复到执行第二离子注入108之前的状态。在本实施例中，所 述第二退火为峰值退火或瞬时退火。所述峰值退火的温度为 950-1100℃，持续时间为20-60s；所述瞬时退火的温度为1000-1350℃， 持续时间为10-300ms。
接着，如图1F所示，去除应力覆盖层109，并在半导体衬底100 中的源/漏区上形成自对准硅化物110。在本实施例中，采用湿法蚀刻 工艺去除应力覆盖层109。形成自对准硅化物110的工艺为本领域技 术人员所公知，在此不再加以赘述。
接着，如图1G所示，形成覆盖栅极结构102、自对准硅化物110 和在半导体衬底100的具有可调节的高应力的接触孔蚀刻停止层 111。在本实施例中，采用共形沉积工艺形成接触孔蚀刻停止层111， 以使形成的接触孔蚀刻停止层111具有良好的阶梯覆盖特性。接触孔 蚀刻停止层111的材料优选TaCxNy或者TiCxNy，以增强NMOS的沟 道区载流子迁移率和饱和电流，其中，x的数值范围为0.01-0.2，y 的数值范围为0.05-0.3。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤， 接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在接 触孔蚀刻停止层111上形成层间介电层，在层间介电层中形成连通自 对准硅化物110的接触孔，在接触孔中填充构成接触塞的金属材料 等。根据本发明，通过第一离子注入106在半导体衬底100的源/漏 区中形成位错107以及形成具有可调节的高应力的接触孔蚀刻停止 层111来提升作用于NMOS的沟道区的拉应力的稳定性，从而显著 增强NMOS的沟道区载流子迁移率。
参照图2，其中示出了根据本发明示例性实施例的方法提高 NMOS的沟道区载流子迁移率的流程图，用于简要示出整个制造工艺 的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有栅极结 构，在栅极结构两侧的半导体衬底中形成有源/漏区；
在步骤202中，依次执行第一离子注入和第一退火，以在源/漏 区中形成位错；
在步骤203中，执行第二离子注入，以使源/漏区呈非晶态；
在步骤204中，形成覆盖栅极结构和半导体衬底的应力覆盖层；
在步骤205中，执行第二退火，以将应力覆盖层具有的拉应力转 移到半导体衬底的沟道区；
在步骤206中，去除应力材料层，并在源/漏区上形成自对准硅 化物；
在步骤207中，形成覆盖栅极结构、自对准硅化物和半导体衬底 的具有可调节的高应力的接触孔蚀刻停止层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述 实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述 的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局 限于上述实施例，根据本发明的教导还可以做出更多种的变型和修 改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的 保护范围由附属的权利要求书及其等效范围所界定。