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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410427698.5 (22)申请日 2014.08.27 2013-194412 2013.09.19 JP H01L 29/778(2006.01) H01L 21/335(2006.01) (71)申请人富士通株式会社 地址日本神奈川县 (72)发明人石黑哲郎 小谷淳二 中村哲一 (74)专利代理机构北京集佳知识产权代理有限 公司 11227 代理人顾晋伟 彭鲲鹏 (54) 发明名称 具有由氮化物半导体制成的缓冲层的半导体 器件 (57) 摘要 本发明公开了一种半导体器件，其包括：在衬 底上由氮化物半导体制成的缓冲层；在缓冲。
2、层上 由氮化物半导体制成的第一半导体层；在第一半 导体层上由氮化物半导体制成的第二半导体层； 以及形成在第二半导体层上的栅电极、源电极和 漏电极，其中缓冲层具有掺杂于其中的包括选自 C、Mg、Fe和Co的元素以及选自Si、Ge、Sn和O的 元素两者的元素。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图8页 (10)申请公布号 CN 104465744 A (43)申请公布日 2015.03.25 CN 104465744 A 1/2页 2 1.一种半导体器件，包括： 在衬底上由氮化物半导体制成的缓冲层；。
3、 在所述缓冲层上由氮化物半导体制成的第一半导体层； 在所述第一半导体层上由氮化物半导体制成的第二半导体层；以及 形成在所述第二半导体层上的栅电极、源电极和漏电极， 其中，所述缓冲层具有掺杂于其中的包括选自C、Mg、Fe和Co的元素以及选自Si、Ge、 Sn和O的元素两者的元素。 2.根据权利要求1所述的半导体器件，其中，掺杂在所述缓冲层中并且选自Si、Ge、Sn 和O的所述元素的密度从所述缓冲层面对所述衬底的一侧朝向所述第一半导体层增加。 3.根据权利要求1所述的半导体器件，其中，所述缓冲层包括位于朝向所述衬底的第 一缓冲层和位于远离所述衬底的第二缓冲层，并且选自Si、Ge、Sn和O的所述元素。
4、的密度在 所述第二缓冲层中比在所述第一缓冲层中高。 4.根据权利要求1至3中任一项所述的半导体器件，其中，掺杂在所述缓冲层中并且选 自C、Mg、Fe和Co的所述元素具有均匀的密度。 5.根据权利要求1至3中任一项所述的半导体器件，其中，所述缓冲层由Al x Ga 1-x N制 成。 6.根据权利要求5所述的半导体器件，其中，x大于或等于0并且小于或等于0.5。 7.根据权利要求1至3中任一项所述的半导体器件，其中，在所述缓冲层中掺杂有 C，并且掺杂在所述缓冲层中的C的密度大于或等于1.010 16 原子/cm 3 并且小于或等于 1.010 18 原子/cm 3 。 8.根据权利要求1至3中任。
5、一项所述的半导体器件，其中，在所述缓冲层中掺杂有Si， 并且掺杂在所述缓冲层中的Si的密度在其最高密度点时大于或等于1.010 18 原子/cm 3 并 且小于或等于1.010 20 原子/cm 3 。 9.根据权利要求1至3中任一项所述的半导体器件，其中，在所述缓冲层中掺杂有Si 和C。 10.根据权利要求1至3中任一项所述的半导体器件，其中，所述衬底由Si、SiC和蓝 宝石之一制成。 11.根据权利要求1至3中任一项所述的半导体器件，还包括由包含AlN的材料制成并 且位于所述衬底与所述缓冲层之间的成核层。 12.根据权利要求1至3中任一项所述的半导体器件，其中，所述第一半导体层由包含 Ga。
6、N的材料制成。 13.根据权利要求1至3中任一项所述的半导体器件，其中，所述第二半导体层由包含 AlGaN的材料制成。 14.根据权利要求1至3中任一项所述的半导体器件，还包括在所述第二半导体层上由 n型氮化物半导体制成的第三半导体层，其中，在所述第三半导体层上形成有所述栅电极、 所述源电极和所述漏电极。 15.根据权利要求14所述的半导体器件，其中，所述第三半导体层由包含n-GaN的材料 制成。 16.一种电源装置，包括权利要求1至3中任一项所述的半导体器件。 权 利 要 求 书CN 104465744 A 2/2页 3 17.一种放大器，包括权利要求1至3中任一项所述的半导体器件。 18.。
7、一种制造半导体器件的方法，包括： 在衬底上形成由氮化物半导体制成的缓冲层； 在所述缓冲层上形成由氮化物半导体制成的第一半导体层； 在所述第一半导体层上形成由氮化物半导体制成的第二半导体层；以及 在所述第二半导体层上形成栅电极、源电极以及漏电极， 其中，所述缓冲层具有掺杂于其中的包括选自C、Mg、Fe和Co的元素和选自Si、Ge、Sn 和O的元素两者的元素。 权 利 要 求 书CN 104465744 A 1/7页 4 具有由氮化物半导体制成的缓冲层的半导体器件 技术领域 0001 本文中的公开内容涉及半导体器件和制造半导体器件的方法。 背景技术 0002 氮化物半导体具有高饱和电子速度和宽带隙。
8、。专注于这样的特性，已经在进行将 氮化物半导体应用于高电压和高功率的半导体器件方面的研究。氮化物半导体GaN具有 3.4eV的带隙，其高于Si的带隙(其为1.1eV)和GaAs的带隙(其为1.4eV)。此外，GaN具 有高的击穿场强。因此，氮化物半导体(如GaN)非常有望用作用于高电压操作和产生高功 率的电源装置的半导体器件材料。 0003 关于使用氮化物半导体的半导体器件，已经在大量报道中对场效应晶体管、特别 是高电子迁移率晶体管(即HEMT)做了描述。对GaN HEMT的关注主要涉及使用GaN作为 电子渡越层和使用AlGaN作为电子供给层的AlGaN/GaN HEMT。在AlGaN/GaN。
9、 HEMT中，由 于GaN和AlGaN之间的晶格常数差，所以在AlGaN中出现了应变。以这种方式生成的压电 极化之差和AlGaN自身诱导的极化导致高密度的2DEG(即，二维电子气)的生成。因此，预 期可以获得高效开关器件和高压功率器件。从电路设计和安全角度来说，期望提供一种具 有常断特性的氮化物半导体晶体管。 0004 通过使用MOVPE(即，金属有机气相外延)在衬底上形成氮化物半导体的电子沟 道层和电子供给层来制造氮化物半导体晶体管。衬底可以由蓝宝石、碳化硅(SiC)、氮化镓 (GaN)、硅(Si)等制成。硅衬底的使用通过提供廉价的、大量的衬底实现了显著的成本降 低。 0005 然而，用于硅。
10、衬底的硅具有与形成氮化物半导体层的氮化物半导体显著不同的晶 格常数和热膨胀常数。由于硅与氮化物半导体之间的晶格常数和热膨胀常数大的差异，所 以硅衬底可以容易地形成畸变并且氮化物半导体层可以容易地遭受裂纹。因此，难以增加 氮化物半导体层的厚度。禁止增加氮化物半导体层的厚度妨碍了提高半导体器件的击穿电 压和降低位错密度的努力。这削弱了使用氮化物半导体的最初目的提高半导体器件的 击穿电压。 0006 用于增加氮化物半导体层的厚度同时避免出现衬底畸变和裂纹的方法包括形成 具有阶梯式Al组成的AlGaN缓冲结构和形成SLS(即，应变层超晶格)缓冲结构。更具体 地说，在硅衬底上形成具有这样的缓冲结构的缓冲。
11、层，然后在缓冲层上通过使用氮化物半 导体形成电子沟道层和电子供给层。具有阶梯式Al组成的AlGaN缓冲结构的缓冲层具有 其中逐个地堆叠多个AlGaN层的结构，多个AlGaN层具有分别不同的Al组成。具有SLS缓 冲结构的缓冲层具有其中逐个地反复堆叠GaN薄膜和AlN薄膜的结构。 0007 具有这些缓冲结构的任何一种的缓冲层具有对由GaN制成的电子沟道层大的压 应变，这抵消了在膜形成后的温度下降过程期间在整个氮化物半导体层中生成的强的拉伸 应变。结果，抑制了畸变和裂纹被。 0008 上述缓冲结构必然具有复杂的结构，造成形成缓冲层所需的时间长度增加，进而 说 明 书CN 104465744 A 2。
12、/7页 5 导致产量下降。此外，含有昂贵的有机金属材料的原材料的量增加，造成所制造的半导体器 件更加昂贵。 0009 因此，期望提供一种半导体器件和制造半导体器件的方法，其中在硅衬底等上形 成氮化物半导体，使得硅衬底等中的畸变和氮化物半导体层中的裂纹被抑制，并且使得在 低成本下实现了满意的特性。 0010 专利文献1日本公开特许公报第2012-023314号 0011 专利文献2日本公开特许公报第2007-067077号 发明内容 0012 根据本实施方案的一个方面，一种半导体器件，包括：在衬底上由氮化物半导体制 成的缓冲层；在缓冲层上由氮化物半导体制成的第一半导体层；在第一半导体层上由氮化 。
13、物半导体制成的第二半导体层；以及形成在第二半导体层上的栅电极、源电极和漏电极，其 中缓冲层具有掺杂于其中的包括选自C、Mg、Fe和Co的元素以及选自Si、Ge、Sn和O的元 素两者的元素。 0013 根据本实施方案的一个方面，一种制造半导体器件的方法，包括：在衬底上形成由 氮化物半导体制成的缓冲层；在缓冲层上形成由氮化物半导体制成的第一半导体层；在第 一半导体层上形成由氮化物半导体形成的第二半导体层；以及在第二半导体层上形成栅电 极、源电极和漏电极，其中缓冲层具有掺杂于其中的包括选自C、Mg、Fe和Co的元素以及选 自Si、Ge、Sn和O的元素两者的元素。 附图说明 0014 图1A和图1B是。
14、示出了由于形成GaN层后的热收缩而产生的衬底在边缘处向上弯 曲的翘曲的图； 0015 图2是示出了为研究翘曲而制造的测试材料的结构的图； 0016 图3是示出了掺杂在缓冲层中的Si的密度与衬底在边缘处向下弯曲的翘曲之间 的关系的图； 0017 图4是示出了掺杂在缓冲层中的Si的密度与通过XRC方法获得的扭转之间的相 互关系的图； 0018 图5是示出了掺杂在缓冲层中的Si的密度与衬底在边缘处向下弯曲的翘曲之间 的关系的图； 0019 图6是示出了根据第一实施方案的半导体器件的结构的图； 0020 图7是示出了掺杂在根据第一实施方案的半导体器件中的C和Si的图； 0021 图8A至图8C是示出了。
15、制造根据第一实施方案的半导体器件的步骤的图； 0022 图9是示出了根据第二实施方案的半导体器件的结构的图； 0023 图10是示出了掺杂在根据第二实施方案的半导体器件中的C和Si的图； 0024 图11是示出了根据第三实施方案的分立封装件中的半导体器件的图； 0025 图12是根据第三实施方案的电源装置的电路图；以及 0026 图13是示出了根据第三实施方案的高功率放大器的结构的图。 说 明 书CN 104465744 A 3/7页 6 具体实施方式 0027 下面，将参照附图描述实施方案。相同或类似的要素用相同或类似的附图标记指 示。 0028 第一实施方案 0029 首先将给出对硅衬底的。
16、畸变的描述。如图1A所示，通过使用MOVPE在硅衬底910 上形成缓冲层922，并且在缓冲层922上形成GaN层931。在这样的情况下，如图1B所示，硅 衬底910由于温度下降时的热收缩等而在边缘处向上翘曲。硅衬底910的翘曲取决于GaN 层931的厚度。随着GaN层931的厚度增加，硅衬底910的翘曲也增加，这可以造成在GaN 层931中产生裂纹等。此外，硅衬底910的翘曲使得设置在半导体制造设备中的真空吸盘 等难于承载硅衬底910。这样的翘曲还阻碍在曝光时形成期望的曝光图案。因此，可能变得 无法制造半导体器件，或者无法制造具有期望特性的半导体器件。此外，GaN层931中的裂 纹使得半导体器。
17、件无效。 0030 通过制造具有图2所示结构的测试样品来进行关于硅衬底910的翘曲的研究。更 具体地说，在硅衬底910上逐个地形成成核层921、缓冲层922、以及GaN层931，以制造作 为进行研究的测试样品。可以指出的是，可以在该测试样品的GaN层931上形成用作电子 沟道层的AlGaN层，接着在AlGaN层上形成栅电极、源电极和漏电极，由此产生其中GaN层 931用作电子沟道层的半导体器件。成核层921由AlN形成。缓冲层922由AlGaN形成。 0031 在这样的测试样品中，改变掺杂在缓冲层922中的Si的密度以监视硅衬底910在 边缘处向下弯曲的翘曲。图3示出了结果。如图3所示，掺杂在。
18、缓冲层922中的Si的密度 的增加造成硅衬底910的翘曲增加。 0032 掺杂在缓冲层922中的Si的密度与硅衬底910在边缘处向下弯曲的翘曲是线性 关系。因此，可以对应于用作电子沟道层的GaN层931的厚度来调整掺杂在缓冲层922中 的Si的密度，从而用因Si掺杂到缓冲层922中而引起的边缘处向下弯曲的翘曲来抵消因 热收缩而引起的GaN层931在边缘处向上弯曲的翘曲。利用该布置，硅衬底910的翘曲被 抑制以抑制氮化物半导体层中出现裂纹等。 0033 图4是示出了掺杂在缓冲层922中的Si的密度与通过使用XRC(即，X射线摇摆 曲线)方法测量的GaN层931中的扭转值之间的关系的图。扭转值是位。
19、错密度的指标。扭 转值越大，位错密度就越大。如图4所示，掺杂在缓冲层922中的Si的密度的增加造成扭 转值的增加，即位错密度的增加。因此，将Si掺杂到缓冲层922的AlGaN中起到增加位错 的作用。结果，缓冲层922缓解了在温度下降期间在GaN层931中生成的应力，据认为这具 有抑制硅衬底910的翘曲的作用。 0034 图5是示出了当缓冲层922由GaN制成时掺杂在缓冲层922中的Si的密度与硅 衬底910在边缘处向下弯曲的翘曲之间的关系的图。即使在缓冲层922由GaN制成的实例 中，掺杂在缓冲层922中的Si的密度的增加也造成硅衬底910在边缘处向下弯曲的翘曲增 加。然而，这样的翘曲比缓冲层。
20、922由AlGaN制成的实例中的翘曲小。可知作为用于形成 缓冲层922的材料AlGaN优于GaN。 0035 缓冲层922中的低电阻不是优选的，因为这样的低电阻起到增加沿基本上与硅衬 底910垂直的竖直方向流动的漏电流的作用。因此，在本实施方案中，在缓冲层922中掺杂 C(碳)以增加缓冲层922的电阻。利用该布置，减小了沿竖直方向流动的漏电流，从而实现 说 明 书CN 104465744 A 4/7页 7 了满意的半导体器件特性。 0036 在本实施方案中，Si和C两者被掺杂在缓冲层中以抑制硅衬底等的翘曲和在氮化 物半导体层中出现裂纹，还以实现满意的半导体器件特性。本实施方案无需形成应变层超 。
21、晶格结构等，因此可以低成本制造半导体器件。 0037 半导体器件 0038 下面，将描述根据第一实施方案的半导体器件。本实施方案的半导体器件具有其 中如图6所示的在硅衬底10上逐个地堆叠氮化物半导体层的结构。更具体地说，在硅衬底 10上形成成核层21，并且在成核层21上形成缓冲层22，其中在缓冲层22上逐个地堆叠电 子沟道层31、电子供给层32和盖层33。此外，在盖层33上形成栅电极41、源电极42和漏 电极43。 0039 成核层21由AlN形成。缓冲层22由AlGaN(Al x Ga 1-x N)形成。电子沟道层31由 GaN形成，并且电子供给层32由AlGaN(Al y Ga 1-y N。
22、)形成，其中盖层33由n-GaN形成。利用 该布置，在电子沟道层31与电子供给层32之间的界面附近生成2DEG 31a。可以指出的是， 可以使用SiC衬底或蓝宝石衬底代替硅衬底10。可以存在没有形成盖层33的实例。 0040 如图7所示，在本实施方案中在缓冲层22中掺杂Si和C两者。掺杂在缓冲层22 中的C的密度在1.010 19 原子/cm 3 时基本均匀。此外，掺杂在缓冲层22中的Si的密度 从位于朝向硅衬底10的与成核层21的界面到与电子沟道层31的界面逐渐增加。 0041 缓冲层22中紧邻与成核层21的界面处的Si的密度为1.010 15 原子/cm 3 。Si的 密度朝向电子沟道层3。
23、1逐渐增加，并且在紧邻与电子沟道层31的界面处为1.010 18 原子 /cm 3 。以上述方式，在缓冲层22中掺杂Si使得其密度从与成核层21的界面到与电子沟道 层31的界面逐渐增加。该布置起到逐渐降低有效受主密度的作用，这有助于电阻的增加。 0042 如果在缓冲层22中没有掺杂Si，则在与电子沟道层31的界面附近由于掺杂在缓 冲层22中的C的存在而可能发生电流崩塌。然而，在本实施方案中，缓冲层22中的Si的密 度在与电子沟道层31的界面附近高，这起到降低有效受主密度的作用，其有助于电阻的增 加，从而抑制电流崩塌的出现。利用该布置，可以进一步提高半导体器件的特性。即，提高 本实施方案的半导体。
24、器件的电压容差并且抑制本实施方案的半导体器件中出现电流崩塌， 从而实现满意的半导体器件特性。 0043 在本实施方案中，通过优选地将掺杂在缓冲层22中的C的密度设置为不低于 1.010 18 原子/cm 3 且不高于1.010 20 原子/cm 3 而将缓冲层22制成期望的高电阻的膜。 此外，优选地将缓冲层22的Si的密度为最高的区域(即，紧邻与电子沟道层31的界面处) 中的Si的密度设置为不低于1.010 16 原子/cm 3 且不高于1.010 19 原子/cm 3 。 0044 在本实施方案的半导体器件中，掺杂在成核层21中的C的密度为1.010 19 原子 /cm 3 ，并且掺杂在成核。
25、层21中的Si的密度为1.010 15 原子/cm 3 。可替代地，可以将本实 施方案修改成使得C和Si两者掺杂在成核层21和缓冲层22的任何一层中。 0045 此外，已参照其中在缓冲层22中掺杂C和Si的实例描述了本实施方案。可替代 地，可以掺杂Mg、Fe、Co等代替C，并且可以掺杂Ge、Sn、O等代替Si。 0046 制造半导体器件的方法 0047 下面，将参照图8描述制造根据本实施方案的半导体器件的方法。制造本实施方 案的半导体器件的方法通过在用作衬底的硅衬底10上的外延生长来形成氮化物半导体 说 明 书CN 104465744 A 5/7页 8 层。通过外延生长形成氮化物半导体层的方法。
26、包括MOVPE和MBE(即，分子束外延)。 0048 在本实施方案的说明中，将给出对其中通过MOVPE形成氮化物半导体层的实例的 描述。当通过MOVPE形成氮化物半导体层时，使用TMA(即，三甲基铝)作为Al的原材料气 体，并且使用TMG(即，三甲基镓)作为Ga的原材料气体，其中使用NH 3 (即，氨气)作为N的 原材料气体。此外，当供应原材料气体时可以供应载气如H 2 。 0049 如图8A所示，通过在硅衬底10上使用氮化物半导体而依次形成成核层21和缓冲 层22。 0050 成核层21是具有几十纳米至几百纳米的厚度(例如，厚度可以是200nm)的AlN 膜。缓冲层22由Al x Ga 1-。
27、x N制成，并且具有500nm至1000nm的厚度。因为在缓冲层22上由 GaN等形成电子沟道层31，所以x的值优选地大于或等于0并且小于或等于0.5，并且更优 选地大于0并且小于或等于0.5。在本实施方案中，缓冲层22由Al 0.3 Ga 0.7 N形成，其x的值 为0.3。 0051 可以指出的是，在由AlN制成的成核层21上形成缓冲层22，并且在缓冲层22上形 成由GaN制成的电子沟道层31。为提供匹配的晶格常数，可以将缓冲层22形成为使得其Al 组成比(即，x的值)从与成核层21的界面附近到与电子沟道层31的界面附近逐渐降低。 可替代地，可以使用具有分别不同的组成比的两个或更多个AlG。
28、aN层来形成缓冲层22。在 这种情况下，优选地，较接近电子沟道层31的层具有比较接近成核层21的层小的Al组成 比。 0052 在本实施方案中，将C均匀地掺杂在缓冲层22中。掺杂的C的密度为1.010 19 原子/cm 3 。此外，掺杂在缓冲层22中的Si的密度从位于面对硅衬底10的与成核层21的 界面到与电子沟道层31的界面逐渐增加。缓冲层22中紧邻与成核层21的界面的Si的密 度为1.010 15 原子/cm 3 。Si的密度朝向电子沟道层31逐渐增加，并且在紧邻与电子沟道 层31的界面处为1.010 18 原子/cm 3 。 0053 在形成缓冲层22时，除TMA、TMG、以及NH 3 。
29、外还供应SiH 4 (甲硅烷)以掺杂预定 密度的Si。此外，可以调整用于缓冲层22的生长的条件以实现C的自动掺杂。可以供应 CBr 4 (四溴化碳)作为C的掺杂剂原材料。 0054 掺杂在缓冲层22中的Si的密度可以从与成核层21的界面到与电子沟道层31的 界面线性增加。可替代地，Si的密度可以指数增加，或者可以阶梯式增加。 0055 如图8B所示，在缓冲层22上逐个地堆叠电子沟道层31、电子供给层32、以及盖层 33。具体地，电子沟道层31具有500nm至1000nm的厚度，并且可以是厚度为1000nm的GaN 层。电子供给层32的厚度可以约为20nm并且可以由Al y Ga 1-y N制成。
30、。y的值优选为0.3或 更小。在本实施方案中，使用Al 0.2 Ga 0.8 N。盖层33的厚度约为5nm并且由n-GaN制成。在 预定的密度下掺杂用作n型杂质的Si。 0056 如图8C所示，在盖层33上形成源电极42和漏电极43，接着在盖层33上形成栅电 极41。具体地，在盖层33上施加光刻胶，其通过曝光设备暴露于光并且被显影，从而形成 在待形成源电极42和漏电极43的区域中具有开口的抗蚀剂图案(未示出)。然后通过真 空气相沉积形成由Ti/Al制成的金属层叠膜。浸入有机溶剂中而将形成在抗蚀剂图案上的 金属层叠膜连同抗蚀剂图案一起去除。这些处理之后留下来的金属层叠膜形成源电极42 和漏电极4。
31、3。这之后，执行RTA(即，快速热退火)以实现关于源电极42和漏电极43的欧 说 明 书CN 104465744 A 6/7页 9 姆接触。在由Ti/Al制成的金属层叠膜中，Ti膜的厚度约为100nm，并且Al膜的厚度约为 300nm。 0057 此后，在盖层33上再次施加光刻胶，其通过曝光设备暴露于光并且被显影，从而 形成在待形成栅电极41的区域中具有开口的抗蚀剂图案(未示出)。然后通过真空气相沉 积形成由Ni/Au制成的金属层叠膜。浸入有机溶剂中而将形成在抗蚀剂图案上的金属层叠 膜连同抗蚀剂图案一起去除。这些处理之后保留的金属层叠膜形成栅电极41。在由Ni/Au 制成的金属层叠膜中，Ni膜。
32、的厚度约为50nm，并且Au膜的厚度约为300nm。 0058 上述制造步骤形成了本实施方案的半导体器件。 0059 第二实施方案 0060 下面，将描述第二实施方案。在本实施方案中，如图9所示，缓冲层120包括第一 缓冲层121和第二缓冲层122。在本实施方案中，第一缓冲层121和第二缓冲层122具有不 同的掺杂的Si的密度。如图10所示，在第二缓冲层122中比第一缓冲层121中高的密度 下掺杂Si。可以指出的是，第一缓冲层121中的C的密度和第二缓冲层122中的C的密度 大约相等。 0061 第一缓冲层121和第二缓冲层122由AlGaN制成，并且可以具有不同的组成比。可 替代地，它们的组。
33、成比可以相同。在组成比不同的情况下，优选地，第二缓冲层122中的Al 的组成比低于第一缓冲层121中的Al的组成比。 0062 在本实施方案中，掺杂在第一缓冲层121和第二缓冲层122中的C的密度为 1.010 19 原子/cm 3 。掺杂在第一缓冲层121中的Si的密度为3.010 16 原子/cm 3 ，并且掺 杂在第二缓冲层122中的Si的密度为1.010 18 原子/cm 3 。 0063 第三实施方案 0064 下面，将描述第三实施方案。本实施方案涉及半导体器件、电源装置和高频放大 器。 0065 根据本实施方案的半导体器件是设置在分立封装件中的第一实施方案或第二实 施方案的半导体器。
34、件。将参照图11来描述分立封装件中的这样的半导体器件。图11示出 了分立封装件中的半导体器件的内部构造。电极等的布置可以与第一实施方案或第二实施 方案中描述的不同。 0066 将在第一实施方案或第二实施方案中制造的半导体器件切割成片以产生作为由 GaN基半导体材料制成的HEMT的半导体芯片410。通过使用管芯粘合剂430如钎料将半导 体芯片410固定地安装在引线框420上。半导体芯片410与第一实施方案或第二实施方案 的半导体器件对应。 0067 通过接合线431将栅电极411连接至栅极引线421，并且通过接合线432将源电极 412连接至源极引线422。此外，通过接合线433将漏电极413连。
35、接至漏极引线423。接合 线431、432以及433由金属材料如Al制成。在本实施方案中，栅电极411是连接至第一实 施方案或第二实施方案的半导体器件的栅电极41的栅电极焊盘。源电极412是连接至第 一实施方案或第二实施方案的半导体器件的源电极42的源电极焊盘。漏电极413是连接 第一实施方案或第二实施方案的半导体器件的漏电极43的漏电极焊盘。 0068 接着通过传递成型法、使用成型树脂440来执行基于树脂的密封。以这种方式，制 造了设置在其中包埋有使用GaN基半导体材料的HEMT的分立封装件中的半导体器件。 说 明 书CN 104465744 A 7/7页 10 0069 下面，将描述本实施。
36、方案的电源装置和高频放大器。本实施方案的电源装置和高 频放大器使用第一实施方案或第二实施方案的半导体器件。 0070 下面，将参照图12来给出对本实施方案的电源装置的描述。本实施方案的电源装 置460包括一次侧高压电路461、二次侧低压电路462以及位于一次侧高压电路461与二次 侧低压电路462之间的变压器463。一次侧电路461包括交流电源464、桥式整流电路465、 多个(图12所示的示例中为四个)开关器件466以及开关器件467。二次侧电路462包括 多个(图12中所示的示例中为三个)开关器件468。在图12中所示的示例中，使用第一实 施方案或第二实施方案的半导体器件作为开关器件466。
37、和467。可以指出的是，优选地，一 次侧电路461的开关器件466和467为具有常断特性的半导体器件。用于二次侧电路462 的开关器件468为硅基MISFET(即，金属绝缘体半导体场效应晶体管)。 0071 下面，将参照图13来给出对本实施方案的高频放大器的描述。例如，本实施方案 的高频放大器470可以被用作移动电话基站中的功率放大器。高频放大器470包括数字预 失真电路471、混频器472、功率放大器473、以及定向耦合器474。数字预失真电路471减 小输入信号的非线性失真。混频器472的每一个对具有减小的非线性失真的输入信号与交 流信号进行混频。功率放大器473放大与交流信号混频的输入信。
38、号。在图13所示的示例 中，功率放大器473包括第一实施方案或第二实施方案的半导体器件。定向耦合器474被 用于监视输入信号和输出信号。例如，在图13所示的电路中，执行开关，使得输出信号与用 于供应给数字预失真电路471的交流信号通过混频器472之一被混频。 0072 根据本文中公开的半导体器件和制造半导体器件的方法，获得了其中在硅衬底等 上形成氮化物半导体的半导体器件，使得硅衬底等中的畸变和氮化物半导体层中的裂纹被 抑制，并且使得在低成本下实现了满意的特性。 说 明 书CN 104465744 A 10 1/8页 11 图1A 图1B 图2 说 明 书 附 图CN 104465744 A 11 2/8页 12 图3 图4 说 明 书 附 图CN 104465744 A 12 3/8页 13 图5 图6 说 明 书 附 图CN 104465744 A 13 4/8页 14 图7 图8A 图8B 说 明 书 附 图CN 104465744 A 14 5/8页 15 图8C 图9 说 明 书 附 图CN 104465744 A 15 6/8页 16 图10 图11 说 明 书 附 图CN 104465744 A 16 7/8页 17 图12 说 明 书 附 图CN 104465744 A 17 8/8页 18 图13 说 明 书 附 图CN 104465744 A 18 。