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1、(10)申请公布号 CN 102914925 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 4 9 2 5 A *CN102914925A* (21)申请号 201210404871.0 (22)申请日 2012.10.22 G02F 1/1362(2006.01) G02F 1/1368(2006.01) G02F 1/133(2006.01) (71)申请人深圳市华星光电技术有限公司 地址 518000 广东省深圳市光明新区塘明大 道92号 (72)发明人陈胤宏 田夏 贾沛 (74)专利代理机构深圳市德力知识产权代理事 务所 44265 代理人林才桂 (54) 。
2、发明名称 液晶面板驱动电路 (57) 摘要 本发明提供一种液晶面板驱动电路，包括：栅 极驱动器、源极驱动器、多条选通线及多条数据 线，该多条选通线和数据线界定多个像素单元，每 一像素单元包括一薄膜晶体管、一公共电极、一像 素电极及一存储电容，所述薄膜晶体管通过选通 线及数据线分别与栅极驱动器及源极驱动器电性 连接，所述栅极驱动器包括一驱动合成电路，所述 驱动合成电路包括：第一电开关、放大器、第一驱 动源、第二驱动源、第一电阻、第三驱动源、第二电 阻、第三电阻、第二电开关及第四驱动源。本发明 液晶面驱动电路能够减小寄生电容对薄膜晶体管 导通时间的延时影响，提高应用该电路的大尺寸 液晶显示器显示质。
3、量。 (51)Int.Cl. 权利要求书1页 说明书6页 附图10页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图 10 页 1/1页 2 1.一种液晶面板驱动电路，其特征在于，包括：栅极驱动器、源极驱动器、多条选通线 及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元包括一薄膜晶体 管、一公共电极、一与薄膜晶体管电性连接的像素电极及一存储电容，所述薄膜晶体管通过 选通线及数据线分别与栅极驱动器及源极驱动器电性连接，所述公共电极与像素电极形成 一液晶电容，所述存储电容与该液晶电容并联连接，所述栅极驱动器包括一驱动合成电路， 。
4、所述驱动合成电路包括：第一电开关、与第一电开关电性连接的放大器、与第一电开关电性 连接的放大器第一驱动源、与第一电开关电性连接的放大器第二驱动源、电性接于放大器 两接口上的第一电阻、与放大器电性连接的第三驱动源、与第一电开关电性连接的第二电 阻、电性连接于第二电阻与放大器之间的第二电开关、与放大器电性连接的第三电阻及与 第二电开关电性连接的第四驱动源。 2.如权利要求1所述的液晶面板驱动电路，其特征在于，所述薄膜晶体管包括：一栅 极、一源极及一漏极，所述栅极通过选通线电性连接至栅极驱动器，所述源极通过数据线电 性连接至源极驱动器，所述漏极与像素电极电性连接。 3.如权利要求2所述的液晶面板驱动。
5、电路，其特征在于，所述第一电开关包括：第一、 第二及第三引脚，所述第一引脚电性连接至第一驱动源，所述第二引脚电性连接至第二驱 动源及放大器，所述第三引脚电性连接至第二电阻一端。 4.如权利要求3所述的液晶面板驱动电路，其特征在于，所述第二电开关包括：第四、 第五及第六引脚，所述第四引脚电性连接至第二电阻的另一端，所述第五引脚电性连接至 第四驱动源，所述第六引脚电性连接至放大器及第一电阻的一端。 5.如权利要求4所述的液晶面板驱动电路，其特征在于，所述放大器包括：第七、第八 及第九引脚，所述第七引脚电性连接至第二驱动源及第一电开关的第二引脚，所述第八引 脚电性连接至第三驱动源及第一电阻的另一端，。
6、所述第九引脚电性连接至第二电开关的第 六引脚、第一电阻的一端及第三电阻。 6.如权利要求5所述的液晶面板驱动电路，其特征在于，所述薄膜晶体管的栅极与第 二电阻与第一电开关连接端电性连接。 7.如权利要求6所述的液晶面板驱动电路，其特征在于，所述第一电开关在第二引脚 被高电平控制时导通，被低电平控制时断开；所述第二电开关在第五引脚被高电平控制时 导通，被低电平控制时断开。 8.如权利要求1所述的液晶面板驱动电路，其特征在于，所述第一驱动源为一方形波， 所述第二驱动源为一与第一驱动源具有相同相位及周期的方形波，所述第三驱动源为一三 角形波，所述第四驱动源为一高频率的方形波。 权 利 要 求 书CN。
7、 102914925 A 1/6页 3 液晶面板驱动电路 技术领域 0001 本发明涉及一种液晶显示器领域，尤其涉及一种液晶显示器件的液晶面板驱动电 路。 背景技术 0002 随着科学技术的发展以及人们生活质量的提高，液晶显示器件在生活中已经随处 可见，并且人们对液晶显示器件的要求越来越高，开始追求大的显示画面、快的响应速度。 但是随着液晶显示器件的增大布线的复杂度提高，而且随着TFT（Thin Film Transistor、 薄膜场效应晶体管）基板驱动像素电极数量的增加线路延时以及因为薄膜晶体管寄生电容 的存在所带来的反馈电压对每个像素电极的影响使得精确控制像素电极的难度也跟着增 加。 0。
8、003 图1为VA型液晶显示器件结构图，图中液晶分子100在驱动电路500没有施加驱 动电压的情况下垂直排列于两基板300及400之间，当施加驱动电压时，处于像素电极200 附近的液晶分子100偏转0-90。 0004 图2为基本的TFT阵列基板的驱动电路结构示意图，图中在整个TFT基板上分布 着像素电极200，每一个像素电极200至少与一个薄膜晶体管的漏极d相连，每个薄膜晶体 管的源极s至少连接一条数据线路，数条数据线路共同构成了数据总线结构；每一个薄膜 晶体管的栅极g至少连接一条选通线路，数条选通线路共同构成了选通总线结构；数据总 线和选通总线通过薄膜晶体管共同控制这些像素电极的数据写入，。
9、如图2所示的TFT基板 上的第i列第j行的像素电极P(i，j)共同受到选通线路G(j)和数据线路S(i)的控制，当 对该像素电极P(i，j)进行写操作时，选通线路G(j)处于高电平控制，保证薄膜晶体管T(i， j)处于导通状态，此时通过数据线路S(i)上所加的驱动电压的大小使与像素电极P(i，j) 附近的液晶分子按照预定的偏转方向偏转，从而实现图像的显示。这样的写操作是按行进 行的，当选通线路G(j)处于高电平时将对第j行的所有像素电极进行写操作。 0005 图3所示是每一个像素电极的等效驱动线路连接示意图，其中第i条数据线路 S(i)与第i列第j行薄膜晶体管T(i，j)的源极s相连，第j条选。
10、通线路G(j)与第i列第 j行薄膜晶体管T(i，j)的栅极g相连，第i列第j行薄膜晶体管T(i，j)的漏极d与第i列 第j行像素电极P(i，j)相连。电容C gd 是栅极g和漏极d之间的寄生电容，该寄生电容C gd 是在TFT三极管中固有的，C lc 是处在TFT基板和CF基板之间的液晶层的等效电容，C s 是处 在TFT基板和Vcom之间的一个补偿电容，该电容的存在是为了通过放电保证C lc 上电压降 低时的补偿，以适当增大C lc 区域中的液晶分子偏转方向的保持时间。然而随着矩阵分布的 TFT像素电极的行和列数量的增加，增长的选通线路和数据线路的会带来驱动线路的延时； 另一方面如图4所示薄。
11、膜晶体管中的栅极g和漏极d之间寄生电容C gd 的存在将直接影响 栅极电压V g 对TFT的导通和截止的控制，特别是在离选通总线线路较远的末端的像素电极 P(n，j)附近，由于选通信号在之前所经过的n-1个薄膜晶体管的寄生电容C gd 带来的的放 电电压的影响以及线路延时影响，此处不但响应时间较长，同时也存在选通电压由高变低 说 明 书CN 102914925 A 2/6页 4 时因放电带来的衰减使得薄膜晶体管T(n，j)导通时间T j 延长T j ，也就是说本来应该已 经截止的薄膜晶体管异常导通，这样会带来在薄膜晶体管漏极d相连的像素电极P(n，j)的 驱动时间延长T dx ，导致该像素电极。
12、附近的液晶分子偏转异常带来的透射率差异和对比度 异常。 0006 在美国专利US7304626中，针对寄生电容造成的TFT栅极电压延时带来的显示的 异常提出了： 0007 1、采用电阻可变元件或者受电压控制的电阻可变元件电阻的变化，补偿寄生电容 的在选通线路电压下降时的放电电压的影响。 0008 如图5所示的选通信号发生电路中SC为电阻可变元件或者受电压控制的电阻可 变元件，驱动电压采用高电平产生电路VD1 x 产生的高电平VD1与低电平产生电路VD2 x 产生 的低电平VD2通过受控开关3b的导通与闭合形成选通线路的驱动电压。当3b处于与VD1 高电平导通时对寄生电容Cgd和Clc充电，驱动。
13、像素电极；当3b处于与VD2低电平导通时， 利用SC元件的电阻的变化通过改变的电阻上边的压降抵消寄生电容的放电电压，减少选 通线路电压的延时，提高图像显示质量。 0009 2、采用图6A所示的VD1a信号发生电路结构在图5结构的基础上作为VD1高电平 的发生电路，同时去掉图5中电阻可变元件或者受电压控制的电阻可变元件SC，补偿寄生 电容在选通线路电压下降时的放电电压的影响。 0010 利用图6A所示的电路结构图生成如图6B中所示的VD1a在高电平，该高电平一个 周期结束时形成具有一个一定下降率的下降沿的波形，在该VD1a一个周期结束时刻同时 保证控制开关3b处于与低电平VD2产生电路连接。该高。
14、电平VD1a的一个周期和VD2一个 低电平周期共同构成选通线路上的选通信号VG的一个周期。 0011 其中Stc是一个与GCK相似波形的电压，也可以是GCK/GSP变换得到的基本电压， 它主要是用一个反相放大器来控制SW2开关的导通与截止的。 0012 当Stc是高电平时，SW1导通，而SW2处是低电平，此时SW2截止，通过的电压是 Vdd，同时Vdd给Ccnt电容充电，VD1a稳定后的电压是Vdd；当Stc是低电平时，SW1截止， 而SW2处于高电平，此时SW2导通，此时VD1a的电压是在Stc的基础上经过Rcnt分压得到 的。已经充电的Ccnt此时将会放电，使VD1a有一个不变的下降率，具。
15、体波形如图6B，进而 得到选通线路施加到薄膜晶体管栅极上的驱动电压的波形为VG（j）所示的波形。 0013 3、采用图7A所示的VD1b信号发生电路结构在图5结构的基础上作为VD1高电平 的发生电路，同时去掉图5中电阻可变元件或者受电压控制的电阻可变元件SC，补偿寄生 电容在选通线路电压下降时的放电电压的影响。 0014 利用图7A所示的电路结构图生成如图7B中所示的VD1b在高电平，该高电平一个 周期结束时形成具有一个一定下降率的下降沿的波形，在该VD1b一个周期结束时刻同时 保证控制开关3b处于与低电平VD2产生电路连接。同样的在该高电平VD1b的一个周期和 VD2一个低电平周期共同构成选。
16、通线路上的选通信号VG的一个周期。 0015 图7A虚线框中是一个直流的充放电震荡电路，虚线框外是一个运算放大器。其中 Stc仍然是一个与GCK相似波形的电压，也可以是GCK/GSP变换得到的基本电压，Vct是放 大器负极的电压，Rct与Cct依然是充放电单元。Cct充电饱和时的电压正是直流电流Ict 经过Rct所形成的电压Vct。 说 明 书CN 102914925 A 3/6页 5 0016 当Stc是高电平的时候，SW3打开，此时的输出电压VD1b是与Vdd同向的，并受Vdd 大小成比例的一个电压，其电压是一个高电平，并足以让TFT导通。 0017 当Stc是低电平时候，SW3闭合，此时。
17、在放大器的负极的输入端将会Cct的放电形 成的正的电压升，该接在放大器负极的正的电压升经过放大器后形成放大的负的电压降。 该负的电压降与SW3打开时的高电平共同形成的VD1b同样作为图5中的VD1的高电平。 0018 上述方案尽管可以减小寄生电容放电电压对选通电压带来的延时的影响，但是在 远离选通总线G的像素电极T(n，j)处的等效寄生电容C n 为所述前n-1个寄生电容的并 联，这样会带来寄生电容在与像素电极T(i，j)处不同的放电电压，也就是说在整个一条选 通线路上连接的所有的薄膜晶体管，在选通电压由高电平变为低电平的时刻，薄膜晶体管 的栅极寄生电容的放电产生的负电压是变化的。利用上述驱动。
18、电路方案不能很好地解决薄 膜晶体管导通时间延长的问题。 发明内容 0019 本发明的目的在于提供一种液晶面驱动电路，能够减小寄生电容对薄膜晶体管导 通时间的延时影响，提高应用该电路的大尺寸液晶显示器显示质量。 0020 为实现上述目的，本发明提供一种液晶面板驱动电路，包括：栅极驱动器、源极驱 动器、多条选通线及多条数据线，该多条选通线和数据线界定多个像素单元，每一像素单元 包括一薄膜晶体管、一公共电极、一与薄膜晶体管电性连接的像素电极及一存储电容，所述 薄膜晶体管通过选通线及数据线分别与栅极驱动器及源极驱动器电性连接，所述公共电极 与像素电极形成一液晶电容，所述存储电容与该液晶电容并联连接，所。
19、述栅极驱动器包括 一驱动合成电路，所述驱动合成电路包括：第一电开关、与第一电开关电性连接的放大器、 与第一电开关电性连接的放大器第一驱动源、与第一电开关电性连接的放大器第二驱动 源、电性接于放大器两接口上的第一电阻、与放大器电性连接的第三驱动源、与第一电开关 电性连接的第二电阻、电性连接于第二电阻与放大器之间的第二电开关、与放大器电性连 接的第三电阻及与第二电开关电性连接的第四驱动源。 0021 所述薄膜晶体管包括：一栅极、一源极及一漏极，所述栅极通过选通线电性连接至 栅极驱动器，所述源极通过数据线电性连接至源极驱动器，所述漏极与像素电极电性连接。 0022 所述第一电开关包括：第一、第二及第。
20、三引脚，所述第一引脚电性连接至第一驱动 源，所述第二引脚电性连接至第二驱动源及放大器，所述第三引脚电性连接至第二电阻一 端。 0023 所述第二电开关包括：第四、第五及第六引脚，所述第四引脚电性连接至第二电阻 的另一端，所述第五引脚电性连接至第四驱动源，所述第六引脚电性连接至放大器及第一 电阻的一端。 0024 所述放大器包括：第七、第八及第九引脚，所述第七引脚电性连接至第二驱动源及 第一电开关的第二引脚，所述第八引脚电性连接至第三驱动源及第一电阻的另一端，所述 第九引脚电性连接至第二电开关的第六引脚、第一电阻的一端及第三电阻。 0025 所述薄膜晶体管的栅极与第二电阻与第一电开关连接端电性连。
21、接。 0026 所述第一电开关在第二引脚被高电平控制时导通，被低电平控制时断开；所述第 二电开关在第五引脚被高电平控制时导通，被低电平控制时断开。 说 明 书CN 102914925 A 4/6页 6 0027 所述第一驱动源为一方形波，所述第二驱动源为一与第一驱动源具有相同相位及 周期的方形波，所述第三驱动源为一三角形波，所述第四驱动源为一高频率的方形波。 0028 本发明的有益效果：本发明液晶面板驱动电路通过电开关控制将方形波驱动电 压与具有一定斜率的三角形波合成到一起，形成高电平结束时具有一下降率的下降沿的驱 动电压驱动薄膜晶体管的栅极，从而减少寄生电容因放电带来的延长薄膜晶体管导通的时。
22、 间，进而减小薄膜晶体管非导通状态下的异常导通的可能性，进一步提高薄膜晶体管控制 的精度，避免了液晶分子异常偏转带来的透射率的改变和对比度异常的现象，提高大尺寸 使用该电路的液晶显示器的质量。 0029 为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细 说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。 附图说明 0030 下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案 及其它有益效果显而易见。 0031 附图中， 0032 图1为VA液晶显示器件的基本结构； 0033 图2为TFT阵列基板的驱动电路结构示意图； 0034 图3为像。
23、素电极的驱动电路等效连接示意图； 0035 图4为寄生电容带来的选通驱动电压波形； 0036 图5为一现有驱动电路连接示意图； 0037 图6A-B为一现有驱动电路连接示意图及该连接方式下的波形图； 0038 图7A-B为另一现有驱动电路连接示意图及该连接方式下的波形图； 0039 图8为本发明液晶面板驱动电路中像素单元电路结构示意图； 0040 图9为本发明液晶面板驱动电路中驱动合成电路结构示意图； 0041 图10为本发明液晶面板驱动电路中第一、第二、第三及第四驱动源的波形图； 0042 图11为本发明液晶面板驱动电路中输出端VD1c的波形图； 0043 图12为本发明液晶面板驱动电路中下。
24、降沿V slop 的波形图。 具体实施方式 0044 为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施 例及其附图进行详细描述。 0045 请参阅图5、8至12，本发明提供一种液晶面板驱动电路，包括：栅极驱动器10、源 极驱动器20、多条选通线G(M)及多条数据线S(N)，该多条选通线G(M)和数据线S(N)界定 多个像素单元，每一像素单元包括一薄膜晶体管T、一公共电极40、一与薄膜晶体管T电性 连接的像素电极30及一存储电容Cs，所述薄膜晶体管T通过选通线G(M)及数据线S(N)分 别与栅极驱动器10及源极驱动器20电性连接，所述公共电极40与像素电极30形成一液 晶电。
25、容C1c，所述存储电容Cs与该液晶电容C1c并联连接。 0046 其中，所述多条选通线G(1)，G(2)G(M)形成一选通总线结构G，所述多条数据 线S(1)，S(2)S(N)形成一数据总线结构S。 说 明 书CN 102914925 A 5/6页 7 0047 所述栅极驱动器10包括一驱动合成电路，所述驱动合成电路包括：第一电开关 SW1、与第一电开关SW1电性连接的放大器Q、第一驱动源Vdd、第二驱动源Stc、电性接于放 大器Q两接口上的第一电阻R1、与放大器Q电性连接的第三驱动源Vdd1、与第一电开关SW1 电性连接的第二电阻R2、电性连接于第二电阻R2与放大器Q之间的第二电开关SW2、。
26、与放 大器Q电性连接的第三电阻R3及与第二电开关SW2电性连接的第四驱动源Vmc。所述第 一、第二、第三及第四驱动源Vdd、Stc、Vdd1及Vmc可由电源及相应的电路产生。 0048 在本较佳实施例中，所述薄膜晶体管T包括：一栅极g、一源极s及一漏极d，所述 栅极g通过选通线G(M)电性连接至栅极驱动器10，所述源极s通过数据线S(N)电性连接 至源极驱动器20，所述漏极d与像素电极30电性连接，所述栅极g与漏极d因结构特性而 形成一寄生电容C gd 。所述栅极驱动器10对薄膜晶体管T的栅极g施加一高电平结束时具 有一下降率的下降沿V slop 驱动电压，从而避免寄生电容Cgd对栅极g导通时。
27、间的影响。所 述下降沿V slop 在下降的电压时刻内可以部分或者全部抵消因为寄生电容C gd 的存在带来 的施加在栅极g上的放电电压，减少对栅极g的延时时间，保证薄膜晶体管TFT的导通或者 截止的精确性。 0049 所述第一电开关SW1包括：第一、第二及第三引脚1、2及3，所述第一引脚1电性 连接至第一驱动源V dd ，所述第二引脚2电性连接至第二驱动源Stc及放大器Q，所述第三引 脚3电性连接至第二电阻R2一端。所述第二电开关SW2包括：第四、第五及第六引脚4、5 及6，所述第四引脚4电性连接至第二电阻R2的另一端，所述第五引脚5电性连接至第四 驱动源Vmc，所述第六引脚6电性连接至放大器。
28、Q及第一电阻R1的一端。所述第一电开关 SW1在第二引脚2被高电平控制时导通，被低电平控制时断开；所述第二电开关SW2在第五 引脚5被高电平控制时导通，被低电平控制时断开。如此利用第二、第四驱动源Stc、Vmc来 分别驱动第一、第二电开关SW1、SW2的导通或断开，从而实现第一驱动源Vdd与第三驱动源 Vdd1合成在一起。 0050 所述放大器Q包括：第七、第八及第九引脚7、8及9，所述第七引脚7电性连接至 第二驱动源Stc及第一电开关SW1的第二引脚2，所述第八引脚8电性连接至第三驱动源 Stc及第一电阻R1的另一端，所述第九引脚9电性连接至第二电开关SW2的第六引脚6、第 一电阻R1的一端。
29、及第三电阻R3，所述第三电阻R3另一端连接至地线。所述薄膜晶体管T 的栅极g与第二电阻R2的与第一电开关SW1连接端电性连接。 0051 所述第一驱动源V dd 为一方形波，所述第二驱动源S tc 为一与第一驱动源V dd 具有相 同相位及周期的方形波，所述第三驱动源V dd1 为一三角形波，所述第四驱动源V mc 为一高频 率的方形波。其中，所述第四驱动源V mc 可以为一控制时钟信号。 0052 在本较佳实施例中，所述薄膜晶体管T的栅极g上的驱动电压V包括：所述选通线 G（M）上驱动电压V由一高电平VD1产生电路VD1 x 及一低电平VD2产生电路VD2 x 共同产 生，所述高电平产生电路。
30、VD1 x 在高电平结束时刻产生一电压下降沿V slop 。所述电压下降 沿V slop 具有负的线性电压降或者具有负的阶梯电压降。 0053 请参阅图10-12，第一驱动源V dd 、第二驱动源S tc 、第三驱动源V dd1 、第四驱动源V mc ， 及输出端VD1c及下降沿V slop 的波形如图所示。S tc 和V mc 都是一种CLK变换后的时钟信 号，第一驱动源Vdd的幅值大小与选通线G(j)上的电压信号幅值相同。当第二驱动源S tc 为高电平时，第一驱动源V dd 处于高电平，第一电开关SW1闭合，第二电开关SW2打开，此时 说 明 书CN 102914925 A 6/6页 8 。
31、输出端VD1c为高电平VD1；当第二驱动源S tc 为低电平时，第一驱动源V dd 处于低电平，第一 电开关SW1打开，第二电开关SW2受第四驱动源V mc 的电平的变化控制其打开或者闭合动 作，同时具有线性下降波形的第一驱动源V dd1 电压信号经过放大器连接于第二电开关SW2， 第一驱动源V dd1 的信号经过放大器Q，并在第二电开关SW2的控制下，施加到输出端VD1c。 其中采用输出端VD1c与低电平VD2合成信号来驱动选通线G(j)，下降沿V slop 的产生受到 第四驱动源V mc 的控制，第四驱动源V mc 在第二驱动源S tc 处于高电平时处于低电平，在第二 驱动源S tc 由高。
32、电平到低电平的t x 时刻内具有高的频率f，在这段时间内第二电开关SW2高 速的导通与断开，对加在其上的第三驱动源V dd1 进行抽样，形成如图11所示的下降沿V slop 波形。所述下降沿V slop 波形可以根据t x 的时间长短，以及该时间段内的频率f的不同参 数，获得不同的下降沿V slop 波形。 0054 所述下降沿V slop 波形与第一电开关SW1闭合、第二电开关SW2打开时的高电平 共同构成选通线G(j)的高电平VD1c。 0055 综上所述，本发明液晶面板驱动电路通过电开关控制将方形波驱动电压与具有一 定斜率的三角形波合成到一起，形成高电平结束时具有一下降率的下降沿的驱动电。
33、压驱动 薄膜晶体管的栅极，从而减少寄生电容因放电带来的延长薄膜晶体管导通的时间，进而减 小薄膜晶体管非导通状态下的异常导通的可能性，进一步提高薄膜晶体管控制的精度，避 免了液晶分子异常偏转带来的透射率的改变和对比度异常的现象，提高大尺寸使用该电路 的液晶显示器的质量。 0056 以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术 构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的 保护范围。 说 明 书CN 102914925 A 1/10页 9 图1 说 明 书 附 图CN 102914925 A 2/10页 10 图2 说 明 书 附 图CN。
34、 102914925 A 10 3/10页 11 图3 说 明 书 附 图CN 102914925 A 11 4/10页 12 图4 说 明 书 附 图CN 102914925 A 12 5/10页 13 图5 说 明 书 附 图CN 102914925 A 13 6/10页 14 图6A 图6B 说 明 书 附 图CN 102914925 A 14 7/10页 15 图7A 图7B 说 明 书 附 图CN 102914925 A 15 8/10页 16 图8 图9 说 明 书 附 图CN 102914925 A 16 9/10页 17 图10 说 明 书 附 图CN 102914925 A 17 10/10页 18 图11 图12 说 明 书 附 图CN 102914925 A 18 。