《一种SOC内的系统架构内的硬件资源的复用方法.pdf》由会员分享，可在线阅读，更多相关《一种SOC内的系统架构内的硬件资源的复用方法.pdf（9页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 102915293 A (43)申请公布日 2013.02.06 C N 1 0 2 9 1 5 2 9 3 A *CN102915293A* (21)申请号 201210314998.3 (22)申请日 2012.08.30 G06F 15/76(2006.01) (71)申请人杭州晟元芯片技术有限公司 地址 310012 浙江省杭州市西湖区天目山路 176号17幢203室 (72)发明人夏军虎 (74)专利代理机构杭州九洲专利事务所有限公 司 33101 代理人陈继亮 (54) 发明名称 一种SOC内的系统架构内的硬件资源的复用 方法 (57) 摘要 本发明涉及一。
2、种SOC内的系统架构内的硬件 资源的复用方法，SOC存储器体系架构在I-cache 已经能满足应用需求，把本作为代码空间的ICCM 完整的合并到数据系统的DCCM的空间；SOC存储 器体系架构在D-cache已经能满足应用需求，把 本作为数据空间的DCCM完整的合并到指令系统 的ICCM的空间；SOC存储器体系架构在I-cache 和D-cache已经能满足应用需求,通过控制信 号把ICCM和DCCM的地址空间实现和Memory controller下面的RAM完整对接，地址连续。本 发明的有益效果是：本发明通过上述步骤可以灵 活的调整内部的硬件资源来更好的满足系统应用 的需求，提供了一种可复。
3、用的系统架构调制机制。 采用这种系统架构调制机制，可以减少CPU内部 资源的浪费，更有效地利用系统资源。 (51)Int.Cl. 权利要求书1页 说明书4页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 3 页 1/1页 2 1.一种SOC内的系统架构内的硬件资源的复用方法，其特征在于：主要包含下列步 骤： （1）、SOC存储器体系架构在I-cache已经能满足应用需求,但是DCCM空间不足的情 况时，通过控制信号的选择，把本作为代码空间的ICCM完整的合并到数据系统的DCCM的空 间，地址能够和DCCM完整的对接上,不出现地址。
4、的不连续； （2）、SOC存储器体系架构在D-cache已经能满足应用需求,但是ICCM空间不足的情 况时，通过控制信号的选择,把本作为数据空间的DCCM完整的合并到指令系统的ICCM的 空间，地址能够和ICCM完整的对接上,不出现地址的不连续； （3）、SOC存储器体系架构在I-cache和D-cache已经能满足应用需求,通过控制信号 把ICCM和DCCM的地址空间实现和Memory controller下面的RAM完整对接，地址连续； （4）、当系统对指令或者数据访问有特殊的速度需求时，也能够只把ICCM的RAM复用到 Memory controller下面的RAM位置； （5）、当系统。
5、对指令或者数据访问有特殊的速度需求时，也能够只把DCCM的RAM复用到 Memory controller下面的RAM位置。 2.根据权利要求1所述的SOC内的系统架构内的硬件资源的复用方法，其特征在于： 所述的系统默认的SOC存储器体系架构，主要包括CPU，指令系统和数据系统，总线接口，内 存控制器，RAM及其他存储器。 3.根据权利要求1所述的SOC内的系统架构内的硬件资源的复用方法，其特征在于： 所述的控制信号能够实现系统默认的存储器的架构转换，能够用寄存器信号控制或者芯片 外部的引脚控制。 权 利 要 求 书CN 102915293 A 1/4页 3 一种 SOC 内的系统架构内的硬件。
6、资源的复用方法 技术领域 0001 本发明涉及SOC集成电路设计领域，主要是一种SOC内的系统架构内的硬件资源 的复用方法。 背景技术 0002 目前市场上的SOC相关芯片越来越多，竞争比较激烈，市场也比较多变，用户的需 求也各不相同，SOC设计的厂家在定义芯片要求的时候，都在追求在降低芯片成本的情况 下，满足更多的用户需求，基于此点，要求设计人员更好的利于好SOC内部的硬件资源(内 部资源的扩大，对应的是芯片成本的增大)，利用SOC内嵌的处理器的架构特点，做出更好 的满足市场需求的芯片。 0003 SOC芯片的存储器资源一般包括：ROM，RAM，SDRAM，flash等。 0004 从系统的。
7、机构上来说,如果这些存储单元通过cache机制来实现和CPU的交互, 每次cache的更新对应的操作时1个或者几个cache-line的操作,总线的速度也会限制 和CPU之间交互的速度。 0005 这些存储器单元中,ROM(只能够读)，RAM的读写速度最高，SDRAM和flash的速 度都要慢一些,所以用户使用的时候对速度要求比较高的代码放在ROM或者是RAM(ICCM) 中,ROM是在芯片生产的时候就固定了,用户在基于芯片做开发的时候不能修改,只能调 用ROM里面的程序。数据放在系统总线上的flash或者RAM等其他存储单元,CPU对其操 作的速度更慢。 0006 cordis5+处理器是的。
8、架构提供了一种数据和程序的快速访问通道,访问程序 (RAM或者是ROM作为程序存储空间)和数据(RAM作为数据存储空间)都可以在一个时钟 周期内送到CPU的流水线上.对应的代码和数据的位置分别在ICCM和DCCM中,对速度要 求不高的可以通过cache来实现CPU和住存储器之间的数据交互。 0007 目前市场上根据现有的存储器的结构方法，用户可以构建适合自己产品的SOC的 存储器体系,指令系统和数据系统里面的RAM,CPU对其访问周期都是一个时钟,根据芯片 的应用对速度的要求程度可以灵活配置。常用的配置有： 0008 配置一:没有指令系统和数据系统,所有的取指和对数据的访问都通过总线接口 对外。
9、部存储器的访问来操作。 0009 配置二:指令系统中搭配I-Cache,数据系统中搭配D-Cache,相关的访问都是通 过总线来访问外部存储器；对应的Cache的size的大小可以更具应用的需要配置。 0010 配置三:指令系统中搭配ICCM；数据系统中配置DCCM；对应的CCM的size的大小 可以更具应用的需要配置。 0011 配置四:指令系统中搭配I-Cache,ICCM；数据系统中配置D-Cache,DCCM；对应的 Cache和CCM的size的大小可以更具应用的需要配置。 0012 上述的几种配置方法是一些比较典型的配置方法,用户可以根据需求灵活的选 取CCM或者Cache,对应的。
10、size的大小也可以灵活配置。但此架构中ICCM只能够存放指令 说 明 书CN 102915293 A 2/4页 4 代码,DCCM只能作为数据空间使用,这样限制了用户对内部硬件资源的使用。这种结构能 够很好的满足对速度要求高的应用,但是对应用速度比较低的应用,这种配置比较浪费, 如何能否合理的利用这些内部资源就是本发明研究的重点。 0013 例如:对指令的运行速度要求不高,利用I-Cache能满足要求,但是对数据空间 的size要求比较大,同时期望对CPU的数据空间的访问要快,如果采用现在的结构,发 现ICCM可以不用,SOC自带的D-Cache和DCCM都不能满足要求,D-Cache刷新c。
11、ache-line 的时间比较长,DCCM的size有限,不能够满足应用要求，这些就给系统应用带来了麻烦。 本发明正是基于这些应用,灵活的调整内部的硬件资源来更好的满足应用的需求。 0014 不同的应用开发,对CPU性能的要求有区别:对速度要求低的用户,程序可以灵 活的安排位置,可以放在外部的flash中;对速度要求高的应用,程序就必须要放在内部 的RAM中.不同的应用,对CPU的内部的资源安排有区别,为了协调这些应用,同时为了 避免SOC芯片内部存储器资源的浪费,本发明采用系统架构中资源复用的方法来实现用户 灵活的调配SOC内部的资源。 发明内容 0015 本发明的目的是克服上述技术的不足，。
12、而提供一种SOC内的系统架构内的硬件资 源的复用方法，本发明通过信号的控制来实现转换系统默认的存储器的架构，以达到在对 应用速度比较低的情况下，可以有效地合理利用内部的硬件资源，满足系统的应用需求的 目的。 0016 本发明采用的技术方案：这种SOC内的系统架构内的硬件资源的复用方法，主要 包含下列步骤： 0017 （1）、SOC存储器体系架构在I-cache已经能满足应用需求,但是DCCM空间不足 的情况时，通过控制信号的选择，把本作为代码空间的ICCM完整的合并到数据系统的DCCM 的空间，地址能够和DCCM完整的对接上,不出现地址的不连续； 0018 （2）、SOC存储器体系架构在D-c。
13、ache已经能满足应用需求,但是ICCM空间不足 的情况时，通过控制信号的选择,把本作为数据空间的DCCM完整的合并到指令系统的ICCM 的空间，地址能够和ICCM完整的对接上,不出现地址的不连续； 0019 （3）、SOC存储器体系架构在I-cache和D-cache已经能满足应用需求,通过控制 信号把ICCM和DCCM的地址空间实现和Memory controller下面的RAM完整对接，地址连 续；这样用户可以灵活的在这样一个大的RAM上分配代码或者数据空间,方便应用开发。 0020 （4）、当系统对指令或者数据访问有特殊的速度需求时，也能够只把ICCM的RAM复 用到Memory co。
14、ntroller下面的RAM位置； 0021 （5）、当系统对指令或者数据访问有特殊的速度需求时，也能够只把DCCM的RAM复 用到Memory controller下面的RAM位置。 0022 所述的系统默认的SOC存储器体系架构，主要包括CPU(cordis5+)，指令系统和数 据系统，总线接口，内存控制器，RAM及其他存储器。 0023 所述的控制信号能够实现系统默认的存储器的架构转换，能够用寄存器信号控制 或者芯片外部的引脚控制。 0024 本发明有益的效果：本发明通过上述步骤可以灵活的调整内部的硬件资源来更好 说 明 书CN 102915293 A 3/4页 5 的满足系统应用的需求。
15、，提供了一种可复用的系统架构调制机制。采用这种系统架构调制 机制，可以减少CPU内部资源的浪费，更有效地利用系统资源。 附图说明 ： 0025 图1是系统默认SOC存储器体系架构。 0026 图2是本发明方法的步骤1存储器架构转换图。 0027 图3是本发明方法的步骤2存储器架构转换图。 0028 图4是本发明方法的步骤3存储器架构转换图。 0029 图5是本发明方法的步骤4存储器架构转换图。 0030 图6是本发明方法的步骤5存储器架构转换图。 具体实施方式 0031 下面结合附图和实施例作进一步的说明。 0032 图1是本发明所述的系统默认的SOC存储器体系架构，主要包括CPU(cordi。
16、s5+)， 指令系统和数据系统，总线接口，内存控制器，RAM及其他存储器。 0033 图2是系统在I-cache已经能满足应用需求,但是DCCM空间不足的情况时,通 过控制信号的选择,把本作为代码空间的ICCM完整的合并到数据系统的DCCM的空间(地 址能够和DCCM完整的对接上,不出现地址的不连续)的存储器架构转换图。 0034 图3是系统在D-cache已经能满足应用需求,但是ICCM空间不足的情况时,通 过控制信号的选择,把本作为数据空间的DCCM可以完整的合并到指令系统的ICCM的空间 (地址能够和ICCM完整的对接上,不出现地址的不连续)的存储器架构转换图。 0035 图4是系统在I。
17、-cache和D-cache已经能满足应用需求,通过控制信号把ICCM 和DCCM的地址空间实现和Memory controller下面的RAM完整对接(地址连续)的存储 器架构转换图,这样用户可以灵活的在这样一个大的RAM上分配代码或者数据空间,方便 应用开发。 0036 图5是在系统对指令或者数据访问有特殊的速度需求时，只将ICCM的RAM复用到 Memory controller下面的RAM位置的存储器架构转换图。 0037 图6是在系统对指令或者数据访问有特殊的速度需求时，只将DCCM的RAM复用到 Memory controller下面的RAM位置的存储器架构转换图。 0038 本发。
18、明上述几种硬件资源的调配方法的控制信号可以用寄存器信号控制或者是 芯片外部的引脚控制。 0039 本发明利用芯片内部寄存器控制,设置寄存器SYS_MEM_CONFIG2:0 0040 BIT2:0：0x0:系统默认的配置方法,如图1对应的配置结构 0041 0x1:系统的存储器的配置按照图2对应的结构调整 0042 0x2:系统的存储器的配置按照图3对应的结构调整 0043 0x3:系统的存储器的配置按照图4对应的结构调整 0044 0x4:系统的存储器的配置按照图5对应的结构调整 0045 0x5:系统的存储器的配置按照图6对应的结构调整 0046 本发明也可以利用外部不同的PAD来控制配置。
19、内部不同的RAM,这样可以封装成 说 明 书CN 102915293 A 4/4页 6 不同的芯片。利用芯片外部的控制引脚P_CONFIG2:0 0047 P_CONFIG2:0：0x0:系统默认的配置方法,如图1对应的配置结构 0048 0x1:系统的存储器的配置按照图2对应的结构调整 0049 0x2:系统的存储器的配置按照图3对应的结构调整 0050 0x3:系统的存储器的配置按照图4对应的结构调整 0051 0x4:系统的存储器的配置按照图5对应的结构调整 0052 0x5:系统的存储器的配置按照图6对应的结构调整 0053 术语解释 0054 SOC：片上系统，片上系统内部包含CPU。
20、，存储器，控制器接口等资源。 0055 ROM:只读存储器,一种只能读出事先所存数据的固态半导体存储器。 0056 RAM：随机存取存储器,可以在一个时钟周期内实现读写操作。 0057 数据缓存(D-Cache)：嵌入式芯片中的系统架构中一般会有带数据缓存，数据缓 存是介于处理器和内存之间的临时数据存储器，一般容量比较小，但是数据访问速度快，当 处理器需要大量的访问系统总线下挂接的数据内存的时候，处理器会根据数据缓存中存储 的数据状况决定是否需要每次都访问内存，如果内存中的数据已经在数据缓存中会直接读 取数据缓存中的数据。 0058 指令缓存(I-Cache)：指令缓存的位置和作用基本等同于数。
21、据缓存，不同之处是 指令缓存是用来存储指令代码的。 0059 ICCM:用于存储指令代码,和CPU的流水线紧密结合,到CPU需要一个时钟周 期,CPU不能直接对其执行写操作,在SOC的芯片中以RAM的形式存在。 0060 DCCM:用于存储数据,不能用作代码空间,和CPU的流水线紧密结合,到CPU需 要一个时钟周期,在SOC的芯片中以RAM的形式存在。 0061 Cordis 5+：32位的精简指令处理器。 0062 哈佛结构：一种将程序指令存储和数据存储分开的存储器结构。 0063 CPU的流水线:CPU的命令执行分成多个步骤,嵌入式处理器采用的流水的步骤差 别不大,主要要取指,解码,取数,执行,写回等步骤。 0064 Cache-line:主存和cache之间数据传输的最小单位。每次CPU访问内存时，以 Cache Line为单位，请求一个或多个Cache Line。 0065 除上述实施例外，凡采用等同替换或等效变换形成的技术方案，均落在本发明要 求的保护范围。 说 明 书CN 102915293 A 1/3页 7 图1 图2 说 明 书 附 图CN 102915293 A 2/3页 8 图3 图4 说 明 书 附 图CN 102915293 A 3/3页 9 图5 图6 说 明 书 附 图CN 102915293 A 。