显示驱动电路、 显示面板、 显示装置 【技术领域】
本发明涉及在规定的定时进行信号线的同时选择的显示驱动电路 ( 各种显示驱动器 )。 背景技术
专利文献 1( 参照图 38) 公开了如下结构， 即， 在液晶显示装置用栅极驱动器包括 的移位寄存器的各级设有具备初始化端子 (INI) 的置位复位型触发器、 由模拟开关 43 和 N 沟道的晶体管 44 构成的栅极电路， 向模拟开关 43 输入时钟信号 CK， 并且将晶体管 44 的源 极与 VSS 连接， 将各级的输出信号 On 供给到扫描信号线。在该结构中， 如图 39 所示， 在液 晶显示装置的电源 ON 时， 如果边将时钟信号 CK 固定为有效， 边将启动脉冲 ST 设为有效， 则 整个级的输出信号 (On-1·On·On+1 等 ) 依次延迟， 且成为有效。由此， 能够同时选择全部 扫描信号线， 且向全部像素写入 Vcom( 共用电极电位 )。
现有技术文献 专利文献 专利文献 1 ： 国际公开专利公报 “WO2007/108177( 公开日 ： 2007 年 9 月 27 日 )”发明内容 发明要解决的问题
但是， 在上述现有结构中， 存在如下问题， 即， 如图 39 所示， 在通过时钟信号 CK 变 成无效 (Low) 而各级的输出信号变成无效以后 ( 即， 同时选择结束以后 ) 直到 INI 信号 ( 初始化用信号 ) 变成有效 (High) 的期间， 触发器的输出不定， 移位寄存器的动作不稳定。 这是因为， 虽然通过各级的输出信号变成无效而输入到各级的 SB 信号和 R 信号分别恢复 (return) 到无效， 但触发器输出会因 SB 信号恢复到无效的定时和 R 信号恢复到无效的定 时之间的关系而发生变化。例如， 在 SB 信号和 R 信号都过渡为有效→ SB 信号和 R 信号都 过渡为无效的情况下， 触发器成为保持状态， 其输出 Q 成为 High( 参照图 40)， 在 SB 信号和 R 信号都过渡为有效→ SB 信号过渡为无效而 R 信号过渡为有效→ SB 信号和 R 信号都过渡 为无效的情况下， 对触发器实施复位， 其输出 Q 成为 Low( 参照图 41)， 在 SB 信号和 R 信号都 过渡为有效→ SB 信号过渡为有效而 R 信号过渡为无效→ SB 信号和 R 信号都过渡为无效的 情况下， 对触发器实施置位， 其输出 Q 成为 High( 参照图 42)。
本发明的目的在于， 提供一种在规定的定时进行多个信号线的同时选择的显示驱 动电路， 该显示驱动电路使同时选择结束后的移位寄存器的动作稳定化。
用于解决问题的技术手段
本显示驱动电路具备移位寄存器， 在规定的定时进行多个信号线的同时选择， 其 特征为， 在上述移位寄存器的各级设有 ： 被输入初始化用信号的置位复位型触发器 ； 和被 输入同时选择信号， 利用上述触发器的输出生成本级的输出信号的信号生成电路， 其中， 上 述移位寄存器的各级的输出信号通过上述同时选择信号的有效化而成为有效， 在进行上述
同时选择的期间设为有效， 在初始化用信号为有效的情况下， 无论置位用信号和复位用信 号各自为有效还是为无效， 上述触发器的输出都成为无效， 上述初始化用信号在同时选择 结束前设为有效， 在结束后设为无效。
根据上述结构， 在同时选择结束， 置位用信号和复位用信号各自变成无效的时刻 ( 时点 )， 移位寄存器的初始化 ( 各级的触发器的初始化 ) 完成。因此， 与在同时选择结束 后直到 INI 信号被输入为止触发器都为不定状态的现有技术中的驱动器 ( 参照图 38、 39) 相比， 能够使同时选择结束后的移位寄存器的动作稳定化。
发明的效果
根据本发明， 在以规定的定时进行多个信号线的同时选择的显示驱动电路中， 能 够使同时选择结束后的移位寄存器的动作稳定化。 附图说明 图 1 是表示本实施方式 1 的液晶显示装置的结构的示意图 ；
图 2 是表示图 1 所示的液晶显示装置的移位寄存器的一部分的电路图 ；
图 3 是图 2 所示的移位寄存器的触发器的电路图 (a) 和真值表 (b) ；
图 4 是表示图 1 的液晶显示装置的驱动方法 ( 电源 ON 时 ) 的时序图 ；
图 5 是表示图 1 的液晶显示装置的驱动方法 (SB 信号的恢复和 R 信号的恢复为同 时的情况 ) 的时序图 ；
图 6 是表示图 1 的液晶显示装置的驱动方法 (SB 信号的恢复比 R 信号的恢复提前 的情况 ) 的时序图 ；
图 7 是表示图 1 的液晶显示装置的驱动方法 (SB 信号的恢复比 R 信号的恢复滞后 的情况 ) 的时序图 ；
图 8 是表示本实施方式 1 的液晶显示装置的另一结构的示意图 ；
图 9 是表示本实施方式 1 的液晶显示装置的再另一结构的示意图 ；
图 10 是表示图 9 所示的液晶显示装置的移位寄存器的一部分的电路图 ；
图 11 是图 10 所示的移位寄存器的触发器的电路图 (a)、 动作时序图 (b) 和真值表 (c) ；
图 12 是表示图 9 的液晶显示装置的驱动方法 ( 电源 ON 时 ) 的时序图 ；
图 13 是表示图 9 的液晶显示装置的驱动方法 (SB 信号的恢复和 R 信号的恢复为 同时的情况 ) 的时序图 ；
图 14 是表示图 9 的液晶显示装置的驱动方法 (SB 信号的恢复比 R 信号的恢复提 前的情况 ) 的时序图 ；
图 15 是表示图 9 的液晶显示装置的驱动方法 (SB 信号的恢复比 R 信号的恢复滞 后的情况 ) 的时序图 ；
图 16 是初始化信号的生成方法 (a) 及其时序图 (b) ；
图 17 是初始化信号的另一生成方法 (a) 及其时序图 (b) ；
图 18 是表示本实施方式 2 的液晶显示装置的再另一结构的示意图 ；
图 19 是表示图 18 所示的液晶显示装置的移位寄存器的一部分的电路图 ；
图 20 是表示图 18 的液晶显示装置的驱动方法 ( 电源 ON 时 ) 的时序图 ；
图 21 是图 18 所示的移位寄存器的触发器的电路图 (a)、 动作时序图 (b) 和真值表(c) ； 图 22 是图 18 所示的移位寄存器的触发器的电路图 ；
图 23 是表示图 18 的液晶显示装置的驱动方法 (SB 信号的恢复比 R 信号的恢复滞 后的情况 ) 的时序图 ；
图 24 是图 18 所示的移位寄存器的触发器的电路图 (a)、 动作时序图 (b) 和真值表 (c) ；
图 25 是表示图 19 的 NAND 的具体结构的电路图 ；
图 26 是表示本实施方式 3 的液晶显示装置的结构的示意图 ；
图 27 是表示图 26 所示的液晶显示装置的移位寄存器的各级的电路图 ；
图 28 是表示图 26 所示的液晶显示装置的 G-CS 驱动器的 D 闩锁电路的电路图 ；
图 29 是表示图 26 的液晶显示装置的驱动方法的时序图 ；
图 30 是表示图 26 的液晶显示装置的驱动方法的时序图 ；
图 31 是表示本实施方式 4 的液晶显示装置的结构的示意图 ；
图 32 是表示图 31 的液晶显示装置的驱动方法的时序图 ；
图 33 是表示图 31 的液晶显示装置的驱动方法的时序图 ；
图 34 是表示移位寄存器的各级的结构例的电路图 ；
图 35 是表示图 20 的变形例的时序图
图 36 是表示图 20 的另一变形例的时序图 ；
图 37 是表示图 20 的再另一变形例的时序图 ；
图 38 是表示现有技术的移位寄存器的结构的电路图 ；
图 39 是表示现有技术的移位寄存器的驱动方法的时序图 ；
图 40 是表示现有技术的移位寄存器的驱动方法 (SB 信号的恢复和 R 信号的恢复 为同时的情况 ) 的时序图 ；
图 41 是表示现有技术的移位寄存器的驱动方法 (SB 信号的恢复比 R 信号的恢复 提前的情况 ) 的时序图 ；
图 42 是表示现有技术的移位寄存器的驱动方法 (SB 信号的恢复比 R 信号的恢复 滞后的情况 ) 的时序图 ；
图 43 是表示现有技术的栅极驱动器的结构的电路图 ；
具体实施方式
基于图 1 至图 37 对本发明的实施方式进行说明， 如下所述。另外， 在下面， 向置位 复位型触发器 ( 以下， 适当简称为 FF) 的置位用端子 (S 端子或 SB 端子 ) 输入置位用信号 (S 信号或 SB 信号 )， 向复位用端子 (R 端子或 RB 端子 ) 输入复位用信号 (R 信号或 RB 信 号 )， 向初始化用端子 (INI 端子或 INITB 端子 ) 输入初始化用信号 (INIT 信号或 INITB 信 号 )， 从输出端子 (Q 端子 ) 输出 Q 信号， 从反转输出端子 (QB 端子 ) 输出 QB 信号。另外， 设 高电位侧电源 (VDD) 的电位为 Vdd( 以下， 适当记载为 High)， 设低电位侧电源 (VSS) 的电位 为 Vss( 以下， 适当记载为 Low)。S 信号 ( 置位信号 )、 R 信号 ( 复位信号 ) 和 Q 信号 ( 输出 信号 ) 为在有效时成为 High 的信号， SB 信号 ( 反转置位信号， set bar signal)、 RB 信号( 反转复位信号， reset bar signal) 和 QB 信号 ( 反转输出信号 ) 为在有效时成为 Low 的 信号。
[ 实施方式 1]
图 1 是表示本发明的液晶显示装置 3a 的结构的电路图。液晶显示装置 3a 具备显 示部 DAR、 栅极驱动器 GD、 源极驱动器 SD 和显示控制电路 DCC。显示控制电路 DCC 向栅极驱 动器 GD 供给 INITB 信号 ( 初始化信号 )、 AONB 信号 ( 同时选择信号 )、 栅极启动脉冲 GSP、 栅极导通使能信号 GOE 和栅极时钟信号 GCKB1·GCKB2。另外， 显示控制电路 DCC 向源极驱 动器 SD 供给源极启动脉冲 SSP、 数字数据 DAT、 极性信号 POL 和源极时钟信号 SCK。栅极驱 动器 GD 包含由多级构成的移位寄存器 SR。以下， 适当地将移位寄存器的 i 级 (i ＝ 1…… n-1·n·n+1…… ) 简称为 i 级 SRi。
来自移位寄存器的 i 级 SRi 的输出信号 (OUT 信号 ) 经由缓冲器供给到显示部 DAR 的扫描信号线 Gi。例如， n 级 SRn 的 OUT 信号经由缓冲器供给到扫描信号线 Gn。在显示部 DAR， 扫描信号线 Gn 连接于与 PIXn 内的像素电极连接的晶体管的栅极， 在 PIXn 内的像素电 极和保持电容配线 CSn 之间形成有保持电容 ( 辅助电容 )。
另外， 对应于一根数据信号线设有一个模拟开关 asw 和反相器 (inverter)， 该反 相器的输入与 AONB 信号线连接， 数据信号线的端部与模拟开关 asw 的一导通端子连接， 模 拟开关 asw 的另一导通端子与 Vcom( 共用电极电位 ) 电源连接， 模拟开关 asw 的 N 沟道侧 栅极与反相器的输出连接， 模拟开关 asw 的 P 沟道侧栅极与 AONB 信号线连接。 图 2 是表示移位寄存器 SR 的一部分的具体结构的电路图。如同图所示， 移位寄 存器的各级包含 ： 具备 SB 端子、 R 端子和 INITB 端子的置位复位型触发器 FF ； 两个模拟开 关 ASW9·ASW10 ； 反相器 ； CKB 端子 ； ONB 端子 ； OUTB 端子 ； 和 OUT 端子， 触发器 FF 的 Q 端子 与模拟开关 ASW9 的 P 沟道侧栅极和模拟开关 ASW10 的 N 沟道侧栅极连接， FF 的 QB 端子与 模拟开关 ASW9 的 N 沟道侧栅极和模拟开关 ASW10 的 P 沟道侧栅极连接， 模拟开关 ASW9 的 一导通电极与 ONB 端子连接， 并且模拟开关 ASW10 的一导通电极与 CK 端子连接， 模拟开关 ASW9 的另一导通电极和模拟开关 ASW10 的另一导通电极和该级的输出端子即 OUTB 端子连 接， OUTB 端子经由反相器与 OUT 端子连接。
在移位寄存器 SR， 本级的 OUTB 端子与下一级的 SB 端子连接， 下一级的 OUT 端子与 本级的 R 端子连接。例如， n 级 SRn 的 OUTB 端子与 (n+1) 级 SRn+1 的 SB 端子连接， (n+1) 级 SRn+1 的 OUT 端子与 n 级 SRn 的 R 端子连接。另外， 向移位寄存器 SR 的初级 SR1 的 SB 端 子输入 GSPB 信号。另外， 在栅极驱动器 GD， 各级的触发器的 INITB 端子与 INITB 信号线连 接， 各级的 ONB 端子与 AONB 信号线连接， 奇数级的 CKB 端子和偶数级的 CKB 端子与不同的 GCKB 线 ( 供给 GCKB 的线 ) 连接。例如， n 级 SRn 的 CKB 端子与 GCK2B 信号线连接， (n+1) 级 SRn+1 的 CKB 端子与 GCK1B 信号线连接。
图 2 的触发器 FF 使用图 3 所示的 FF1。如同图所示， 触发器 FF1 具备构成 CMOS 电 路的 P 沟道晶体管 p84 和 N 沟道晶体管 n84、 构成 CMOS 电路的 P 沟道晶体管 p85 和 N 沟道 晶体管 n85、 P 沟道晶体管 p82·p83·p86、 N 沟道晶体管 n81·n82·n83、 SB 端子、 R 端子、 Q 端子·QB 端子， 结构为， p84 的栅极、 n84 的栅极、 p85 的漏极、 n85 的漏极、 p86 的漏极和 QB 端子连接， 并且 p84 的漏极、 n84 的漏极、 p82 的漏极、 n81 的漏极、 p85 的栅极、 n85 的栅 极和 Q 端子连接， n84 的源极和 n83 的漏极连接， n84 的源极和 n83 的漏极连接， n81 的源极
和 n82 的漏极连接， INITB 端子与 p82 的源极和 p86 的栅极连接， SB 端子与 p82 的栅极、 n81 的栅极和 n83 的栅极连接， R 端子与 n82 的栅极和 p83 的栅极连接， n85 的源极与 VSS 连接， p82、 p83、 p85 和 p86 的源极与 VDD 连接， n82、 n83 和 n85 的源极与 VSS 连接。
图 3(b) 是 FF1 的真值表。如图 3(b) 所示， FF1 的 Q 信号在 SB 信号为 High( 无效 ) 且 R 信号为 High( 有效 ) 的期间成为 Low( 无效 )， 在 SB 信号为 High( 无效 ) 且 R 信号为 Low( 无效 ) 的期间成为保持状态， 在 SB 信号为 Low( 有效 ) 且 R 信号为 High( 有效 ) 的期间 成为 High( 有效 )， 在 SB 信号为 Low( 有效 ) 且 R 信号为 Low( 无效 ) 的期间成为 High( 有 效 )。
另外， 在触发器 FF1， 在 INITB 端子在有效 (Low) 期间 SB 信号和 R 信号都变成无 效的情况下， p82、 n86 为 OFF， 且 p85、 p86、 n83、 n84 为 ON， Q 信号成为 Low， 且 QB 信号成为 High( 无效 )。另外， 在 INITB 端子在有效 (Low) 期间 SB 信号和 R 信号都变成有效的情况 下， p82、 p86、 p85 为 ON， Q 信号为 Low， 且 QB 信号成为 High( 无效 )。另外， 在触发器 FF1， 在 INITB 端子为有效 (Low) 的期间 SB 信号变成有效 (Low) 且 R 信号变成无效 (High) 的情 况下， 也是 p82、 p85 为 ON， p84 为 OFF， Q 信号为 Low， 且 QB 信号成为 High( 无效 )。另外， 在触发器 FF1， 在 INITB 端子为有效 (Low) 的期间 SB 信号为无效 (High) 且 R 信号变成有效 (High) 的情况下， 也是 n81、 n82、 p85 为 ON， Q 信号为 Low， 且 QB 信号成为 High( 无效 )。 图 4 是表示液晶显示装置 3a 的电源 ON 时的驱动方法的时序图。另外， 各图中， AONB 的意思是 AONB 信号 ( 同时选择信号 )， INITB 的意思是 INITB 信号 ( 初始化用信号 )， GSPB 的意思是反转 (bar) 栅极启动脉冲信号， GCK1B 的意思是 GCK1B 信号， GCK2B 的意思是 GCK2B 信号， SBi、 Ri、 Qi 和 OUTi(i ＝ n-1·n·n+1) 分别是 i 级 SRi 的 SB 信号 (SB 端子的 电位 )、 R 信号 (R 端子的电位 )、 Q 信号 (Q 端子的电位 ) 和 OUT 信号 (OUT 端子的电位 ) 的 意思。
在液晶显示装置 3a， 例如， 在电源 ON 时， 进行以下的准备动作。具体而言， AONB 信 号和 INITB 信号同时被有效 (Low) 化， 在 AONB 信号恢复到无效 (High) 后， INITB 信号恢复 到无效 (High)。在移位寄存器 SR 的各级， 因为 ASW9 为 ON， 所以由此整个级的 OUT 信号成 为有效 (High)， 全部扫描信号线被选择。另外， 此时， 由于与各数据信号线对应的模拟开关 asw 为 ON， 向全部数据信号线供给 Vcom。另外， 在各级的触发器， 由于 INITB 信号成为有效 (Low)， 因此 Q 信号为 Low( 无效 )， 且 QB 信号成为 High( 无效 )。在以上的准备动作结束后 (AONB 信号成为无效后 )， 成为向显示部 DAR 的全部 PIX 写入 Vcom， 且移位寄存器 SR 已初始 化的 ( 各级的触发器的输出为无效的 ) 状态。
另外， 在液晶显示装置 3a 的移位寄存器 SR， 在各垂直扫描期间 ( 各帧显示时 )， 进 行以下的动作。即， 当输入到本级的 SB 信号变成有效 (Low) 时， 本级的 FF 被置位， Q 信号 变成 High( 有效 )， 经由模拟开关 ASW10 向本级取入 GCKB 信号。当本级的 GCKB 信号变成有 效 (High) 时， 本级的 OUTB 信号变成有效 (Low)， 并且下一级的 SB 信号变成有效。由此， 下 一级的 FF 的 OUTB 信号变成有效， 向下一级取入 GCKB 信号。当下一级的 GCKB 信号变成有 效 (Low) 时， 本级的 FF 被复位， Q 信号成为 Low( 无效 )， 模拟开关 ASW9 为 ON。此时， 由于 AONB 信号为 High， 因此本级的 OUTB 信号也成为 High( 无效 )。
在液晶显示装置 3a， 例如， 在电源 ON 时， 同时选择全部扫描信号线， 向全部像素写 入同电位 ( 例如 Vcom)， 因此能够消除电源 ON 时的画面紊乱。在此， 在本移位寄存器， 在
INITB 信号为有效 (Low) 的期间， 如图 5 所示， 即使 SB 信号和 R 信号都过渡为有效→ SB 信 号和 R 信号都过渡为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 6 所示， 即使 SB 信号 和 R 信号都过渡为有效→ SB 信号过渡为无效且 R 信号过渡为有效→ SB 信号和 R 信号都过 渡为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 7 所示， 即使 SB 信号和 R 信号都过渡 为有效→ SB 信号过渡为有效且 R 信号过渡为无效→ SB 信号和 R 信号都过渡为无效， 触发 器的输出 Q 也总是为无效 (Low)。 因此， 能够使从同时选择返回时和返回后的移位寄存器的 动作稳定化。
另外， 通过将 AONB 信号输入到 ASW9， 与现有的图 43 所示的结构相比， 能够实现栅 极驱动器的小型化。 另外， 与分别进行同时选择和移位寄存器的初始化的现有的结构相比， 能够迅速完成准备动作。
图 8 是表示将图 1 的移位寄存器 SR 用于源极驱动器侧的液晶显示装置 3b 的结构 的电路图， 在该结构中， 向移位寄存器 SR 的初级输入源极启动脉冲 SSP， 并且向各级的 CKB 端子输入反转 (bar) 源极时钟信号 SCK1B 或 SCK2B。另外， 从 i 级 SRi 输出的 OUT 信号供 给到取样电路 SAC， 通过该 OUT 信号取样的数据经由 DAC 供给到显示部 DAR 的数据信号线 SLi。例如， n 级 SRn 的 OUT 信号供给到取样电路 SAC， 通过该 OUT 信号取样的数据经由 DAC 供给到显示部 DAR 的数据信号线 SLn。在显示部 DAR， 数据信号线 SLn 连接于与 PIXn 内的 像素电极连接的晶体管的源极。
图 9 是表示将液晶显示装置 3a 变形后的液晶显示装置 3c 的结构的电路图。图 10 是表示液晶显示装置 3c 的移位寄存器 SR 的一部分的电路图。如同图所示， 移位寄存 器的各级包含具备 SB 端子、 RB 端子和 INITB 端子的置位复位型触发器 FF、 两个模拟开关 ASW3·ASW4、 反相器、 CKB 端子、 ONB 端子、 OUT 端子和 OUTB 端子， FF 的 Q 端子与模拟开关 ASW3 的 P 沟道侧栅极和模拟开关 ASW4 的 N 沟道侧栅极连接， FF 的 QB 端子与模拟开关 ASW3 的 N 沟道侧栅极和模拟开关 ASW4 的 P 沟道侧栅极连接， 模拟开关 ASW3 的一导通电极与 ONB 端子连接， 并且模拟开关 ASW4 的一导通电极与 CKB 端子连接， 模拟开关 ASW3 的另一导通电 极和模拟开关 ASW4 的另一导通电极和该级的输出端子即 OUTB 端子连接， OUTB 端子经由反 相器与 OUT 端子连接。
在移位寄存器 SR， 本级的 OUTB 端子与下一级的 SB 端子连接， 下一级的 OUTB 端子 与本级的 RB 端子连接。 例如， n 级 SRn 的 OUTB 端子与 (n+1) 级 SRn+1 的 SB 端子连接， (n+1) 级 SRn+1 的 OUTB 端子与 n 级 SRn 的 RB 端子连接。另外， 向移位寄存器 SR 的初级 SR1 的 SB 端子输入 GSPB 信号。另外， 在栅极驱动器 GD， 各级的触发器的 INITB 端子与 INITB 信号线 连接， 各级的 ONB 端子与 AONB 信号线连接， 奇数级的 CKB 端子和偶数级的 CKB 端子与不同 的 GCKB 线 ( 供给 GCKB 的线 ) 连接。例如， n 级 SRn 的 CKB 端子与 GCK2B 信号线连接， (n+1) 级 SRn+1 的 CKB 端子与 GCK1B 信号线连接。
图 10 的触发器 FF 使用图 11 所示的 FF2。如同图所示， FF2 具备 ： 构成 CMOS 电路 的 P 沟道晶体管 p6 和 N 沟道晶体管 n5、 构成 CMOS 电路的 P 沟道晶体管 p8 和 N 沟道晶体管 n7、 P 沟道晶体管 p5·p7、 N 沟道晶体管 n6·n8、 INITB 端子、 SB 端子、 RB 端子、 Q 端子·QB 端子， 其结构为， p6 的栅极、 n5 的栅极、 p7 的漏极、 p8 的漏极、 n7 的漏极、 QB 端子连接， 并且 p6 的漏极、 n5 的漏极、 p5 的漏极、 p8 的栅极、 n7 的栅极、 Q 端子连接， n5 的源极和 n6 的漏极 连接， n7 的源极和 n8 的漏极连接， SB 端子与 p5 的栅极和 n6 的栅极连接， RB 端子与 p5 的源极、 p7 的栅极连接和 n8 的栅极连接， INITB 端子与 p6 的源极连接， p7 和 p8 的源极与 VDD 连接， n6 和 n8 的源极与 VSS 连接。在此， p6、 n5、 p8 和 n7 构成闩锁电路 LC， p5 作为置位晶 体管 ST 发挥功能， p7 作为复位晶体管 RT 发挥功能， n6 和 n8 分别作为闩锁释放 (release) 晶体管 ( 释放晶体管 )LRT 发挥功能。
图 11(b) 是表示 FF2 的动作的时序图， 图 11(c) 是 FF2 的真值表。如图 11(b)(c) 所示， FF2 的 Q 信号在 SB 信号为 Low( 有效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无 效 )， 在 SB 信号为 Low( 有效 ) 且 RB 信号为 High( 无效 ) 的期间成为 High( 有效 )， 在 SB 信 号为 High( 无效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无效 )， 在 SB 信号为 High( 无 效 ) 且 RB 信号为 High( 无效 ) 的期间成为保持状态。
液晶显示装置 3c 的电源 ON 时的驱动方法如图 12 所示。在该结构中， 在 INITB 信 号为有效 (Low) 的期间， 如图 13 所示， 即使 SB 信号和 RB 信号都过渡为有效→ SB 信号和 RB 信号都过渡为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 14 所示， 即使 SB 信号和 RB 信号都过渡为有效→ SB 信号过渡为无效且 RB 信号过渡为有效→ SB 信号和 RB 信号都过渡 为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 15 所示， 即使 SB 信号和 RB 信号都过渡 为有效→ SB 信号过渡为有效且 RB 信号过渡为无效→ SB 信号和 RB 信号都过渡为无效， 触 发器的输出 Q 虽然一瞬间 (SB 信号为有效且 RB 信号为无效的期间 ) 不定， 但其以外的时间 内也成为无效 (Low)。因此， 能够使从同时选择返回时和返回后的移位寄存器的动作稳定 化。 另外， 液晶显示装置 3a 至 3c 使用的 INITB 信号例如可如图 16(a)(b) 所示来生成。 即， 反相器电路向多级级联而成的延迟电路输入 AONB 信号， 并且将延迟电路的输出和 AONB 信号输入到 AND 电路， 将该 AND 电路的输出设为 INTB 信号。另外， 也可如图 17(a)(b) 所示 来生成。即， 向置位复位型的触发器的 SB 端子 ( 置位用端子 ) 输入 AONB 信号， 并且向 RB 端子 ( 复位用端子 ) 输入 GSPB( 栅极启动脉冲 )， 将该触发器的输出 (QB 信号 ) 设为 INITB 信号。
[ 实施方式 2]
图 18 是表示本发明的液晶显示装置 3d 的结构的电路图。 液晶显示装置 3d 具备显 示部 DAR、 栅极驱动器 GD、 源极驱动器 SD 和显示控制电路 DCC。显示控制电路 DCC 向栅极驱 动器 GD 供给 INITB 信号 ( 初始化信号 )、 AONB 信号 ( 同时选择信号 )、 栅极启动脉冲 GSP、 栅极导通使能信号 GOE 和栅极时钟信号 GCK1B·GCK2B。另外， 显示控制电路 DCC 向源极驱 动器 SD 供给源极启动脉冲 SSP、 数字数据 DAT、 极性信号 POL 和源极时钟信号 SCK。栅极驱 动器 GD 包含由多级构成的移位寄存器 SR。以下， 适当地将移位寄存器的 i 级 (i ＝ 1…… n-1·n·n+1…… ) 简称为 i 级 SRi。
来自移位寄存器的 i 级 SRi 的输出信号 (OUT 信号 ) 经由缓冲器供给到显示部 DAR 的扫描信号线 Gi。例如， n 级 SRn 的 OUTB 信号经由缓冲器供给到扫描信号线 Gn。在显示 部 DAR， 扫描信号线 Gn 连接于与 PIXn 内的像素电极连接的晶体管的栅极， 在 PIXn 内的像素 电极和保持电容配线 CSn 之间形成有保持电容 ( 辅助电容 )。
另外， 对应于一根数据信号线设有一个模拟开关 asw 和反相器， 该反相器的输入 与 AONB 信号线连接， 数据信号线的端部与模拟开关 asw 的一导通端子连接， 模拟开关 asw 的另一导通端子与 Vcom( 共用电极电位 ) 电源连接， 模拟开关 asw 的 N 沟道侧栅极与反相
器的输出连接， 模拟开关 asw 的 P 沟道侧栅极与 AONB 信号线连接。
图 19 是表示移位寄存器 SR 的一部分的具体结构的电路图。如同图所示， 移位寄 存器的各级包含具备 INITB 端子、 SB 端子和 RB 端子的触发器 FF( 图 11 的 FF2)、 两个模拟 开关 ASW5·ASW6( 栅极电路 )、 NAND( 逻辑电路 )、 反相器、 CKB 端子、 ONB 端子、 OUTB 端子， 触发器 FF 的 QB 端子与 NAND 的一方的输入连接， NAND 的输出与反相器的输入和模拟开关 ASW5 的 P 沟道侧栅极和模拟开关 ASW6 的 N 沟道侧栅极连接， 反相器的输出与模拟开关 ASW5 的 N 沟道侧栅极和模拟开关 ASW6 的 P 沟道侧栅极连接， 模拟开关 ASW5 的一导通电极与 ONB 端子连接， 并且模拟开关 ASW6 的一导通电极与 CKB 端子连接， 模拟开关 ASW5 的另一导通电 极、 模拟开关 ASW6 的另一导通电极、 该级的输出端子即 OUTB 端子、 NAND 的另一方的输入和 FF 的 RB 端子连接。在此， 由模拟开关 ASW5· ASW6( 栅极电路 ) 和 NAND( 逻辑电路 ) 构成生 成 OUTB 信号的信号生成电路。
在移位寄存器 SR， 本级的 OUTB 端子与下一级的 SB 端子连接。例如， n 级 SRn 的 OUTB 端子与 (n+1) 级 SRn+1 的 SB 端子连接。另外， 向移位寄存器 SR 的初级 SR1 的 SB 端 子输入 GSPB 信号。另外， 在栅极驱动器 GD， 各级的触发器的 INITB 端子与 INITB 信号线连 接， 各级的 ONB 端子与 AONB 信号线连接， 奇数级的 CKB 端子和偶数级的 CKB 端子与不同的 GCKB 线 ( 供给 GCKB 的线 ) 连接。例如， n 级 SRn 的 CKB 端子与 GCK2B 信号线连接， (n+1) 级 SRn+1 的 CKB 端子与 GCK1B 信号线连接。 图 20 是表示液晶显示装置 3d 的电源 ON 时的驱动方法的时序图。 在液晶显示装置 3d， 在显示视频的最初的帧 ( 垂直扫描期间 ) 之前， 进行以下的准备动作。具体而言， AONB 信号和 INITB 信号同时被有效 (Low) 化， 在 AONB 信号恢复到无效 (High) 以后， INITB 信号 恢复到无效 (High)， 在 AONB 信号为有效的期间， 各 GCKB 信号固定在有效 (Low)。 当 AONB 信 号变成有效 (Low) 时， ASW5 为 ON， 因此 OUTB 信号成为有效 (Low)， 全部扫描信号线被选择。 此时， 由于与各数据信号线对应的模拟开关 asw 为 ON， 向全部数据信号线供给 Vcom。另外， 在各级的触发器， 由于 INITB 信号成为有效 (Low)， 因此 Q 信号为 Low( 无效 )， 且 QB 信号成 为 High( 无效 )。另外， 当移位寄存器的各级的 OUTB 信号暂时变成有效时， 向 NAND 的反馈 信号成为 Low， 因此 ASW5 为 OFF， ASW6 为 ON( 在各级， 取入 GCK1B 或 GCK2B)。在以上的准备 动作结束后 (AONB 信号成为无效之后 )， 成为向显示部 DAR 的全部 PIX 写入 Vcom 且移位寄 存器 SR 已初始化的 ( 各级的触发器的输出为无效的 ) 状态。
另外， 在液晶显示装置 3d， 在各垂直扫描期间 ( 各帧显示时 )， 进行以下的动作。 即， 当输入到移位寄存器 SR 的本级的 SB 信号变成有效 (Low) 时， 本级的 FF 的输出被置位， 并变成有效， 本级将 GCKB 信号取入。当本级的 GCKB 信号变成有效 (Low) 时， 本级的 OUTB 信号变成有效 (Low)， 并且下一级的 SB 信号变成有效， 且本级的 FF 被复位， QB 信号成为 High( 无效 )。此时， 本级的 OUTB 信号为 Low( 即， NAND 的输出为 High)， 因此继续向本级取 入 GCKB 信号， 在 GCKB 信号成为 High( 无效 ) 时， 本级的 OUTB 信号变成 High， 并且 NAND 的 输出成为 Low， 以后， 从 OUTB 端子输出 AONB 信号， OUTB 信号成为 High( 无效 )。
在液晶显示装置 3d， 例如， 在电源 ON 时， 同时选择全部扫描信号线， 向全部像素写 入同电位 ( 例如 Vcom)， 因此能够消除电源 ON 时的画面紊乱。在此， 在 INITB 信号为有效 (Low) 的期间， 如图 13 所示， 即使 SB 信号和 RB 信号都过渡为有效→ SB 信号和 RB 信号都过 渡为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 14 所示， 即使 SB 信号和 RB 信号都过
渡为有效→ SB 信号过渡为无效且 RB 信号过渡为有效→ SB 信号和 RB 信号都过渡为无效， 触发器的输出 Q 也总是为无效 (Low)， 如图 15 所示， 即使 SB 信号和 RB 信号都过渡为有效 → SB 信号过渡为有效且 RB 信号过渡为无效→ SB 信号和 RB 信号都过渡为无效， 触发器的 输出 Q 虽然一瞬间 (SB 信号为有效且 RB 信号为无效的期间 ) 不定， 但其以外的时间内也成 为无效 (Low)。因此， 能够使从同时选择返回时和返回后的移位寄存器的动作稳定化。
另外， 通过将 AONB 信号输入到 ASW5， 与现有的图 43 所示的结构相比， 能够实现栅 极驱动器的小型化。 另外， 与分别进行同时选择和移位寄存器的初始化的现有结构相比， 能 够迅速完成准备动作。另外， 由于能够实现各级的自复位， 因此能够简化级间的连接关系。
另外， 在液晶显示装置 3d， 当 SB 信号·RB 信号如图 15 所示进行过渡时， 存在一 瞬间不定的期间。因此， 通过图 19 的各级的触发器 FF 使用图 21 所示的触发器 FF2x， 能够 使 SB 信号·RB 信号难以如图 15 所示进行过渡。在触发器 FF2x， 在图 11 的触发器 FF2， 使 p7( 复位晶体管 RT) 的驱动能力比 p5( 置位晶体管 ST) 高。这样的话， QB 端子的电位难以 下降， Q 端子的电位难以上升， 易变成施加了复位的状态。由此， 能够使 SB 信号· RB 信号难 以如图 15 所示进行过渡。
另外， 通过图 19 的各级的触发器 FF 使用图 22 所示的触发器 FF2y， 无论 SB 信 号·RB 信号怎样过渡 ( 即使如图 15 所示进行过渡 )， 都能够消除成为不定的瞬间。如图 22 所示， FF2y 具备构成 CMOS 电路的 P 沟道晶体管 p6 和 N 沟道晶体管 n5、 构成 CMOS 电路 的 P 沟道晶体管 p8 和 N 沟道晶体管 n7、 P 沟道晶体管 p5·p7、 N 沟道晶体管 nT·n6·n8、 INITB 端子、 SB 端子、 RB 端子、 Q 端子·QB 端子， 结构为， p6 的栅极、 n5 的栅极、 p7 的漏极、 p8 的漏极、 n7 的漏极和 QB 端子连接， 并且 p6 的漏极、 n5 的漏极、 p5 的漏极、 p8 的栅极、 n7 的栅极和 Q 端子连接， n5 的源极和 n6 的漏极连接， p5 的源极和 nT 的漏极连接， n7 的源极 和 n8 的漏极连接， SB 端子与 p5 的栅极和 n6 的栅极连接， RB 端子与 nT 的源极、 p7 的栅极 和 n8 的栅极连接， INITB 端子与 p6 的源极和 nT 的栅极连接， p7 和 p8 的源极与 VDD 连接， n6 和 n8 的源极与 VSS 连接。在此， p6、 n5、 p8 和 n7 构成闩锁电路 LC， p5 作为置位晶体管 ST 发挥功能， p7 作为复位晶体管 RT 发挥功能， n6 和 n8 分别作为闩锁释放晶体管 ( 释放晶 体管 )LRT 发挥功能。
图 22(b) 是表示 FF2y 的动作的时序图， 图 22(c) 是 FF2y 的真值表。 如图 22(b)(c) 所示， FF2y 的 Q 信号在 SB 信号为 Low( 有效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无 效 )， 在 SB 信号为 Low( 有效 ) 且 RB 信号为 High( 无效 ) 的期间成为 High( 有效 )， 在 SB 信 号为 High( 无效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无效 )， 在 SB 信号为 High( 无 效 ) 且 RB 信号为 High( 无效 ) 的期间成为保持状态。
在此， 在触发器 FF2y， 在 INITB 端子为有效 (Low) 的期间 SB 信号为有效 (Low) 且 RB 信号变成无效 (High) 的情况下， nT 为 OFF， 因此维持前状态。因此， 如图 23 所示， 即使 SB 信号和 R 信号都过渡为有效→ SB 信号过渡为有效且 R 信号过渡为无效→ SB 信号和 R 信 号都过渡为无效， 触发器的输出 Q 也总是为无效 (Low)。
另外， 通过图 19 的各级的触发器 FF 使用图 24 所示的触发器 FF2z， 无论 SB 信 号· RB 信号怎样过渡 ( 即使如图 15 所示进行过渡 )， 都能够消除成为不定的瞬间。如图 24 所示， FF2z 具备构成 CMOS 电路的 P 沟道晶体管 p6 和 N 沟道晶体管 n5、 构成 CMOS 电路的 P 沟道晶体管 p8 和 N 沟道晶体管 n7、 P 沟道晶体管 p5·p7、 N 沟道晶体管 n6·n8、 INITB 端子、 SB 端子、 RB 端子、 Q 端子、 QB 端子， 结构为， p6 的栅极、 n5 的栅极、 p7 的漏极、 p8 的漏极、 n7 的漏极和 QB 端子连接， 并且 p6 的漏极、 n5 的漏极、 p5 的漏极、 p8 的栅极、 n7 的栅极和 Q 端子连接， n5 的源极和 n6 的漏极连接， n7 的源极和 n8 的漏极连接， SB 端子与 p5 的栅极和 n6 的栅极连接， INITB 端子与 p5 的源极连接， RB 端子与 p7 的栅极和 n8 的栅极连接， p6、 p7 和 p8 的源极与 VDD 连接， n6 和 n8 的源极与 VSS 连接。在此， p6、 n5、 p8 和 n7 构成闩锁电 路 LC， p5 作为置位晶体管 ST 发挥功能， p7 作为复位晶体管 RT 发挥功能， n6 和 n8 分别作 为闩锁释放晶体管 ( 释放晶体管 )LRT 发挥功能。
图 24(b) 是表示 FF2z 的动作的时序图， 图 24(c) 是 FF2z 的真值表。 如图 24(b)(c) 所示， FF2z 的 Q 信号在 SB 信号为 Low( 有效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无 效 )， 在 SB 信号为 Low( 有效 ) 且 RB 信号为 High( 无效 ) 的期间成为 High( 有效 )， 在 SB 信 号为 High( 无效 ) 且 RB 信号为 Low( 有效 ) 的期间成为 Low( 无效 )， 在 SB 信号为 High( 无 效 ) 且 RB 信号为 High( 无效 ) 的期间成为保持状态。
在此， 在触发器 FF2z， 在 INITB 端子为有效 (Low) 的期间 SB 信号为有效 (Low) 且 RB 信号变成无效 (High) 的情况下， p5·p8 为 ON， Q 信号为 Low， 且 QB 信号成为 High( 无 效 )。另外， 在 INITB 端子为有效 (Low) 的期间 SB 信号为有效 (Low) 且 RB 信号变成有效 (Low) 的情况下也如此， Q 信号为 Low， 且 QB 信号成为 High( 无效 )。另外， 在 INITB 端子为 有效 (Low) 的期间 SB 信号为无效 (High) 且 RB 信号变成无效 (High) 的情况下， Q 信号· QB 信号都成为保持状态。因此， 如图 23 所示， 即使 SB 信号和 R 信号都过渡为有效→ SB 信号 过渡为有效且 R 信号过渡为无效→ SB 信号和 R 信号都过渡为无效， 触发器的输出 Q 也总是 成为无效 (Low)。
另外， 图 19 的结构 ( 将 FF 设为复位优先且将移位寄存器的各级设为自复位型的 结构 ) 中， OUTB 信号的向触发器的 RB 端子的反馈有可能在向 NAND 的反馈之前。因此， 优 选如图 25 所示构成图 19 的 NAND。即， 将 P 沟道晶体管 p40 的源极与 VDD 连接， 将栅极设为 NAND 的输入 X， 将漏极设为 NAND 的输出 M， 将 P 沟道晶体管 p41 的源极与 VDD 连接， 将栅极 设为 NAND 的输入 Y， 将漏极与 N 沟道晶体管 n40 的源极连接， 将 N 沟道晶体管 n40 的栅极与 输入 Y 连接， 将漏极与 N 沟道晶体管 n41 的源极连接， 将 N 沟道晶体管 n41 的栅极与输入 X 连接， 将漏极与 VSS 连接， 使 P 沟道晶体管 p40·41 的驱动能力比 N 沟道晶体管 n40·41 的 驱动能力大。这样， 直到 QB 信号充分地变成无效 (High)， OUTB 信号都保持有效 ( ＝ Low)， 能够防止向 FF 的 RB 端子的反馈在向 NAND 的反馈之前。
[ 实施方式 3]
图 26 是表示本发明的液晶显示装置 3e 的结构的电路图。液晶显示装置 3e 为所 谓的 CC(charge coupled， 电荷耦合 ) 驱动的液晶显示装置， 具备显示部 DAR、 栅极· Cs 驱动 器 G-CsD、 源极驱动器 SD 和显示控制电路 DCC。显示控制电路 DCC 向栅极驱动器 GD 供给栅 极启动脉冲 GSP、 栅极导通使能信号 GOE、 AONB 信号 ( 同时选择信号 )、 INITB 信号、 CS 反转 信号 CMI1·CMI2 和栅极时钟信号 GCK1B·GCK2B。另外， 显示控制电路 DCC 向源极驱动器 SD 供给源极启动脉冲 SSP、 数字数据 DAT、 极性信号 POL 和源极时钟信号 SCK。栅极·Cs 驱 动器 G-CsD 包含由多级构成的移位寄存器 SR、 多个 D 闩锁电路 CSL， 对应于移位寄存器的一 级设有一个 OR 电路和一个 D 闩锁电路 CSL。以下， 适当地将移位寄存器的 i 级 (i ＝ 1…… n-1·n·n+1…… ) 简称为 i 级 SRi。另外， 对应于移位寄存器的 i 级 SRi 设有 D 闩锁电路CSLi。 来自移位寄存器的 i 级 SRi 的输出信号 (OUT 信号 ) 经由缓冲器供给到显示部 DAR 的扫描信号线 Gi。另外， 来自对应于 i 级 SRi 的 D 闩锁电路 CSLi 的输出信号 (out 信号、 CS 信号 ) 供给到显示部 DAR 的保持电容配线 CSi。例如， n 级 SRn 的 OUT 信号经由缓冲器供 给到扫描信号线 Gn， 来自对应于 n 级 SRn 的 D 闩锁电路 CSLn 的输出信号 (out 信号、 CS 信 号 ) 供给到显示部 DAR 的保持电容配线 CSn。在显示部 DAR， 扫描信号线 Gn 连接于与 PIXn 内的像素电极连接的晶体管的栅极， 在 PIXn 内的像素电极和保持电容配线 CSn 之间形成有 保持电容 ( 辅助电容 )。
另外， 对应于一根数据信号线设有一个模拟开关 asw 和反相器， 该反相器的输入 与 AONB 信号线连接， 数据信号线的端部与模拟开关 asw 的一导通端子连接， 模拟开关 asw 的另一导通端子与 Vcom( 共用电极电位 ) 电源连接， 模拟开关 asw 的 N 沟道侧栅极与反相 器的输出连接， 模拟开关 asw 的 P 沟道侧栅极与 AONB 信号线连接。
图 27 是表示图 26 所示的移位寄存器 SR 的 i 级 SRi 的结构的电路图。如同图所 示， 移位寄存器的各级包含具备 INITB 端子、 SB 端子和 RB 端子的触发器 FF( 上述触发器 FF2·2x·2y·2z)、 两个模拟开关 ASW7·ASW8、 NAND、 反相器、 CKB 端子、 ONB 端子， 触发器 FF 的 QB 端子与 NAND 的一方的输入连接， NAND 的输出 (M) 与反相器的输入和模拟开关 ASW7 的 P 沟道侧栅极、 模拟开关 ASW8 的 N 沟道侧栅极连接， 反相器的输出与模拟开关 ASW7 的 N 沟 道侧栅极、 模拟开关 ASW8 的 P 沟道侧栅极连接， 模拟开关 ASW7 的一导通电极与 ONB 端子连 接， 并且模拟开关 ASW8 的一导通电极与 CKB 端子连接， 模拟开关 ASW7 的另一导通电极、 模 拟开关 ASW8 的另一导通电极、 该级的输出端子即 OUTB 端子、 NAND 的另一方的输入和 FF 的 RB 端子连接。另外， OUTB 端子经由反相器与 OUT 端子连接。
在 i 级 SRi， 在触发器 FF 的 QB 信号 (NAND 的一方输入 X) 为 High( 无效 ) 的期间， 如果 OUTB 信号 (NAND 的另一方输入 Y) 为 High( 无效 )， 则 NAND 的输出 (M) 成为 Low( 模拟 开关 ASW7 为 ON， ASW8 为 OFF)， 向 OUTB 端子输出 AONB 信号 ( 无效且为 Vdd)， 另一方面， 如 果 OUTB 信号 (NAND 的另一方输入 Y) 为 Low( 有效 )， 则 NAND 的输出 (M) 成为 High( 模拟 开关 ASW7 为 OFF， ASW8 为 ON)， GCKB 信号被取入， 从 OUTB 端子输出。另外， 在触发器 FF 的 QB 信号为 Low( 有效 ) 的期间， NAND 的一方输入 X 为 Low， 且 NAND 的另一方输入 Y 为 Low， 因此 NAND 的输出 (M) 成为 High( 模拟开关 ASW7 为 OFF， ASW8 为 ON)， GCKB 信号被取入， 从 OUTB 端子输出。即， NAND、 反相器和模拟开关 ASW1·ASW2( 栅极电路 ) 构成生成 OUTB 信号 的信号生成电路， 特别是， 模拟开关 ASW7·ASW8 构成根据 NAND 的输出 M 取入 AONB 信号或 时钟信号的栅极电路。
图 28 是表示与图 26 所示的移位寄存器 SR 的 i 级 SRi 对应的 D 闩锁电路 CSLi 的结构的电路图。如同图所示， D 闩锁电路 CSLi 具备三个 CMOS 电路 5 至 7、 模拟开关 ASW15·ASW16、 反相器、 CK 端子、 D 端子、 out 端子。CMOS 电路 5·6 分别构成为， 一个 P 沟道 晶体管和一个 N 沟道晶体管的栅极彼此连接， 并且漏极彼此连接， 且 P 沟道晶体管的源极与 VDD 连接， N 沟道晶体管的源极与 VSS 连接。CMOS 电路 7 构成为， 一个 P 沟道晶体管和一个 N 沟道晶体管的栅极彼此连接， 并且漏极彼此连接， 且 P 沟道晶体管的源极与电源 VCSH 连 接， N 沟道晶体管的源极与电源 VCSL 连接。 而且， ck 端子和反相器的输入和模拟开关 ASW16 的 N 沟道侧栅极和模拟开关 ASW15 的 P 沟道侧栅极连接， 反相器的输出和模拟开关 ASW16
的 P 沟道侧栅极和模拟开关 ASW15 的 N 沟道侧栅极连接， CMOS 电路 5 的漏极侧和模拟开关 ASW15 的一导通端子连接， 模拟开关 ASW16 的一导通端子和 D 端子连接， 模拟开关 ASW15 的 另一导通端子、 模拟开关 ASW16 的另一导通端子和 CMOS 电路 6 的栅极侧连接， CMOS 电路 5 的栅极侧和 CMOS 电路 6 的漏极侧连接， CMOS 电路 6 的漏极侧和 CMOS 电路 7 的栅极侧连接， CMOS 电路 7 的漏极侧和 out 端子连接。
D 闩锁电路 CSLi 在 ck 信号 ( 被输入到 ck 端子的信号 ) 为有效 (High) 的期间， 将 D 信号 ( 被输入到 D 端子的信号 ) 取入， 将该 D 信号闩锁。即， 在 ck 信号为有效的期间， 如 果 D 信号从 Low 变成 High， 则 out 信号 ( 从 out 端子输出的信号 ) 在从电源 VCSL 的电位 上升到电源 VCSH 的电位以后， 维持电源 VCSH 的电位， 在 ck 信号为有效的期间， 如果 D 信号 从 High 变成 Low， 则 out 信号 ( 从 out 端子输出的信号 ) 在从电源 VCSH 的电位下降到电源 VCSL 的电位以后， 维持电源 VCSL 的电位。
在液晶显示装置 3e 的 G-CsD， 本级的 OUTB 端子与下一级的 SB 端子连接。另外， 本 级的 OUT 端子和与本级对应的 OR 电路的一输入端子连接， 并且下一级的 OUT 端子与对应于 上述本级的 OR 电路的另一输入端子连接， 对应于该本级的 OR 电路的输出和与本级对应的 D 闩锁电路的 ck 端子连接。例如， n 级 SRn 的 OUTB 端子与 (n+1) 级 SRn+1 的 SB 端子连接， n 级 SRn 的 OUT 端子与对应于 n 级 SRn 的 OR 电路的一输入端子连接， 并且 (n+1) 级 SRn+1 的 OUT 端子与对应于 n 级 SRn 的 OR 电路的另一输入端子连接， 对应于 n 级 SRn 的 OR 电路 的输出与对应于 n 级 SRn 的 D 闩锁电路 CSLn 的 ck 端子连接。另外， 向移位寄存器 SR 的初 级的 SB 端子输入 GSPB 信号。 另外， 在液晶显示装置 3e 的 G-CsD， 奇数级的 CKB 端子和偶数级的 CKB 端子与不同 的 GCK 线 ( 供给 GCK 的线 ) 连接， 各级的触发器的 INITB 端子与 INITB 信号线连接， 各级的 ONB 端子与共用的 AONB 线 ( 供给 AON 信号的线 ) 连接。例如， n 级 SRn 的 CKB 端子与 GCK2B 信号线连接， (n+1) 级 SRn+1 的 CKB 端子与 GCK1B 信号线连接， n 级 SRn 和 (n+1) 级 SRn+1 各自的 ONB 端子与共用的 AONB 信号线连接。另外， 每对应于连续的两级的两个 D 闩锁电 路， D 端子都与不同的 CMI 线 ( 供给 CMI 信号的线 ) 连接。例如， 对应于 n 级 SRn 的 D 闩锁 电路 CSLn 的 D 端子与 CMI2 信号线连接， 对应于 (n+1) 级 SRn+1 的 D 闩锁电路 CSLn+1 的 D 端子与 CMI2 信号线连接， 对应于 (n+2) 级 SRn+2 的 D 闩锁电路 CSLn+2 的 D 端子与 CMI1 信 号线连接， 对应于 (n+3) 级 SRn+3 的 D 闩锁电路 CSLn+3 的 D 端子与 CMI1 信号线连接。
图 29 是表示液晶显示装置 3e 的驱动方法的时序图。另外， 在本图中， 将极性信号 POL 的周期设为一水平扫描期间 1H( 即， 供给到同一数据信号线的数据信号的极性每 1H 进 行反转 )， 将 CMI1·CMI2 分别设为同相位。
在液晶显示装置 3e， 在显示视频的最初的帧 ( 垂直扫描期间 ) 之前， 进行以下的 显示准备动作。具体而言， AONB 信号和 INITB 信号同时被有效 (Low) 化， 在 AONB 信号恢复 到无效 (High) 之后， 与 GSPB 的有效化同步地， INITB 信号恢复到无效 (High)， 在 AONB 信 号为有效的期间， 各 GCKB 信号固定在有效 (Low)。另外， 各 CMI 信号固定在 High( 或 Low)。 由此， 在移位寄存器 SR 的各级， AONB 信号经由 ASW7 从 OUTB 端子输出， 因此整个级的 OUTB 信号成为有效 (Low)， 全部扫描信号线被选择。此时， 由于与各数据信号线对应的模拟开关 asw 为 ON， 向全部数据信号线供给 Vcom。 另外， 在各级的触发器， INITB 信号成为有效 (Low)， 因此 Q 信号为 Low( 无效 )， QB 信号成为 High( 无效 )。另外， 当移位寄存器的各级的 OUTB
信号暂时变成有效时， 向 NAND 的反馈信号成为 Low， 因此 ASW7 为 OFF， ASW8 为 ON(GCK1B 或 GCK2B 被取入 )。另外， 由于对应于各级的 OR 电路的输出也成为有效 (High)， 因此各 D 闩锁 电路将 CMI1 信号 (Low) 或 CMI2 信号 (Low) 闩锁， 供给到保持电容配线的 out 信号 (CS 信 号 ) 成为电源 VCSL 的电位。在以上的显示准备动作结束后， 成为向显示部 DAR 的全部 PIX 写入 Vcom 且设置于移位寄存器的各级的 FF 的 QB 输出成为无效 (High) 且各 D 闩锁电路的 out 信号 ( 保持电容配线的电位 ) 成为电源 VCSL 的电位的状态。
在液晶显示装置 3e， 在最初的帧显示时 ( 最初的垂直扫描期间 )， 进行以下的动 作。即， 当输入到移位寄存器 SR 的本级的 SB 信号变成有效 ( ＝ Low) 时， 本级的 FF 的输出 被置位而变成有效， 本级将 GCKB 信号取入。当本级的 GCKB 信号变成有效 ( ＝ Low) 时， 本 级的 OUTB 信号变成有效 ( ＝ Low)， 并且下一级的 SB 信号变成有效， 且本级的 FF 被复位而 成为 High( 无效 )。此时， 由于本级的 OUTB 信号为 Low( 即， NAND 的输出为 High)， 因此继 续在本级取入 GCKB 信号， 在 GCKB 信号成为 High( 无效 ) 时， 本级的 OUTB 信号变成 High， 并 且 NAND 的输出成为 Low， 以后， 从 OUTB 端子输出 AONB 信号， OUTB 信号成为 High( 无效 )。
另外， 当本级的 OUTB 信号变成有效时 ( 由于与本级对应的 OR 电路的输出变成有 效 )， 与本级对应的 D 闩锁电路将 CMI1 信号或 CMI2 信号闩锁， 另外， 当下一级的 OUTB 信号 变成有效时 ( 由于与本级对应的 OR 电路的输出变成有效 )， 对应于上述本级的 D 闩锁电路 再次将 CMI1 信号或 CMI2 信号闩锁。由此， 与本级对应的 D 闩锁电路的 out 信号 ( 与本级 对应的保持电容配线的电位 ) 在本级的 OUTB 信号成为无效 ( 与本级对应的扫描信号线已 经为 OFF) 之后， 进行从电源 VCSL 的电位向电源 VCSH 的电位的上升 ( 向与本级对应的像素 写入正极性的数据信号的情况 )， 或者， 进行从电源 VCSH 的电位向电源 VCSL 的电位的下降 ( 向与本级对应的像素写入负极性的数据信号的情况 )。
例如， 当 n 级 SRn 的 OUTB 信号变成有效时 ( 由于对应于 n 级 SRn 的 OR 电路的输出 变成有效 )， 对应于 n 级 SRn 的 D 闩锁电路 CSLn 将 CMI2 信号闩锁， 进而， 当 (n+1) 级 SRn+1 的 OUTB 信号变成有效时 ( 由于对应于 n 级 SRn 的 OR 电路的输出变成有效 )， D 闩锁电路 CSLn 再次将 CMI2 信号闩锁。由此， 对应于 n 级 SRn 的 D 闩锁电路 CSLn 的 out 信号 ( 对应 于 n 级 SRn 的保持电容配线 CSn 的电位 ) 在 n 级 SRn 的 OUTB 信号变成无效 ( 对应于 n 级 SRn 的扫描信号线 Gn 为 ON·OFF 以后 ) 后， 从电源 VCSH 的电位下降到电源 VCSL 的电位。 在此， 如 POL 所示， 在对应于 n 级 SRn 的像素 PIXn 上写入有负极性的数据信号， 通过保持电 容配线 CSn 的下降， 能够使有效电位下降得比数据信号的电位低 ( 提高像素 PIXn 的亮度 )。
另外， 当 (n+1) 级 SRn+1 的 OUTB 信号变成有效时， 对应于 (n+1) 级 SRn+1 的 D 闩 锁电路 CSLn+1 将 CMI2 信号闩锁， 进而， 当 (n+1) 级 SRn+1 的 OUTB 信号变成有效时， D 闩锁 电路 CSLn+1 再次将 CMI2 信号闩锁。由此， 对应于 (n+1) 级 SRn+1 的 D 闩锁电路 CSLn+1 的 out 信号 ( 保持电容配线 CSn+1 的电位 ) 在 (n+1) 级 SRn+1 的 OUTB 信号成为无效 ( 扫描 信号线 Gn+1 为 ON·OFF 后 ) 以后， 从电源 VCSL 的电位上升到电源 VCSH 的电位。在此， 如 POL 所示， 在对应于 (n+1) 级 SRn+1 的像素 PIXn+1 上写入有正极性的数据信号， 通过保持电 容配线 CSn+1 的上升， 能够使有效电位上升得比数据信号的电位高 ( 提高像素 PIXn+1 的亮 度 )。
另外， 当 (n+2) 级 SRn+2 的 OUTB 信号变成有效时， 对应于 (n+2) 级 SRn+2 的 D 闩 锁电路 CSLn+2 将 CMI1 信号闩锁， 进而， 当 (n+2) 级 SRn+2 的 OUTB 信号变成有效时， D 闩锁电路 CSLn+2 再次将 CMI1 信号闩锁。由此， 对应于 (n+2) 级 SRn+2 的 D 闩锁电路 CSLn+2 的 out 信号 ( 保持电容配线 CSn+2 的电位 ) 在 (n+2) 级 SRn+2 的 OUTB 信号成为无效 ( 扫描 信号线 Gn+2 为 ON·OFF 后 ) 以后， 从电源 VCSH 的电位下降到电源 VCSL 的电位。在此， 如 POL 所示， 在对应于 (n+2) 级 SRn+2 的像素 PIXn+2 上写入有负极性的数据信号， 通过保持电 容配线 CSn+2 的下降， 能够使有效电位上升得比数据信号的电位高 ( 提高像素 PIXn+2 的亮 度 )。
另外， 第二帧以后也如此， 进行与最初的帧同样的显示。但是， 每一帧， POL 的相位 都位移半周期， 因此供给到同一像素的数据信号的极性每一帧进行反转。与此相应， D 闩锁 电路 CSLi 的 out 信号 ( 保持电容配线 CSi 的电位 ) 的上升和下降也每一帧交替一次。
在液晶显示装置 3e， 例如， 在电源 ON 时， 同时选择全部扫描信号线， 向全部像素写 入同电位 ( 例如 Vcom)， 因此能够消除电源 ON 时的画面紊乱。在此， 在从同时选择返回时， 移位寄存器 SR 的各级的触发器如图 13 至图 15 或图 23 所示进行动作， 因此能够使从同时 选择返回时和返回后的移位寄存器的动作稳定化。
另外， 通过将 AONB 信号输入到 ASW7， 与现有的如图 43 所示的结构相比， 能够实现 栅极驱动器的小型化。 另外， 与分别进行同时选择和移位寄存器的初始化的现有结构相比， 能够迅速完成准备动作。另外， 由于能够实现各级的自复位， 因此能够简化级间的连接关 系。另外， 由于能够适当地从最初的帧起对各像素行进行 CC 驱动， 因此也能够消除在现有 的 CC 驱动中成为问题的最初的帧的画面紊乱 ( 横条纹状的不均匀 )。
另外， 要关注的是如下这一点， 即， 在液晶显示装置 3e， 如图 30 所示， 仅使 CMI2 信 号的相位 ( 从图 29 起 ) 位移半周期， 就能够将极性信号 POL 的周期切换到 2H( 供给到同一 数据信号线的数据信号的极性每 2H 进行反转 )， 且能够适当地从最初的帧起对各像素行进 行 CC 驱动。即， 在液晶显示装置 3e， 仅控制 CS 反转信号 CMI1 和 CMI2 信号各自的相位， 就 能够将极性信号 POL 的周期从 1H 切换到 2H， 也能够消除此时的画面紊乱。
[ 实施方式 4]
图 31 是表示本发明的液晶显示装置 3f 的结构的电路图。液晶显示装置 3f 为所 谓的 CC(charge coupled， 电荷耦合 ) 驱动的液晶显示装置， 具备显示部 DAR、 栅极· Cs 驱动 器 G-CsD、 源极驱动器 SD 和显示控制电路 DCC。显示控制电路 DCC 向栅极驱动器 GD 供给栅 极启动脉冲 GSP、 栅极导通使能信号 GOE、 INITB 信号、 AONB 信号 ( 同时选择信号 )、 CS 反转 信号 CMI1·CMI2 和栅极时钟信号 GCK1B·GCK2B。另外， 显示控制电路 DCC 向源极驱动器 SD 供给源极启动脉冲 SSP、 数字数据 DAT、 极性信号 POL 和源极时钟信号 SCK。栅极·Cs 驱 动器 G-CsD 包含由多级构成的移位寄存器 SR 和多个 D 闩锁电路 CSL， 对应于移位寄存器的 一级设有一个反相器、 一个 D 闩锁电路 CSL 和一个缓冲器。以下， 适当地将移位寄存器的 i 级 (i ＝ 1…… n-1·n·n+1…… ) 简称为 i 级 SRi。另外， 对应于移位寄存器的 i 级 SRi 设 有 D 闩锁电路 CSLi。
来自移位寄存器的 i 级 SRi 的输出信号 (OUT 信号 ) 经由缓冲器供给到显示部 DAR 的扫描信号线 Gi。另外， 来自对应于 i 级 SRi 的 D 闩锁电路 CSLi 的输出信号 (out 信号、 CS 信号 ) 供给到显示部 DAR 的保持电容配线 CSi-1。例如， n 级 SRn 的 OUT 信号经由缓冲 器供给到扫描信号线 Gn， 来自对应于 n 级 SRn 的 D 闩锁电路 CSLn 的输出信号 (out 信号、 CS 信号 ) 供给到显示部 DAR 的保持电容配线 CSn-1。在显示部 DAR， 扫描信号线 Gn 连接于与 PIXn 内的像素电极连接的晶体管的栅极， 并且在 PIXn 内的像素电极和保持电容配线 CSn 之间形成有保持电容 ( 辅助电容 )， 另外， 扫描信号线 Gn-1 连接于与 PIXn-1 内的像素电极 连接的晶体管的栅极， 并且在 PIXn-1 内的像素电极和保持电容配线 CSn-1 之间形成有保持 电容 ( 辅助电容 )。
另外， 对应于一根数据信号线设有一个模拟开关 asw 和反相器， 该反相器的输入 与 AONB 信号线连接， 数据信号线的端部与模拟开关 asw 的一导通端子连接， 模拟开关 asw 的另一导通端子与 Vcom( 共用电极电位 ) 电源连接， 模拟开关 asw 的 N 沟道侧栅极与反相 器的输出连接， 模拟开关 asw 的 P 沟道侧栅极与 AONB 信号线连接。
另外， 图 31 所示的移位寄存器 SR 的 i 级 SRi 的结构如图 27 所示， D 闩锁电路 CSLi 的结构如图 28 所示。
在液晶显示装置 3f 的 G-CsD 的移位寄存器 SR， 本级的 OUTB 端子与下一级的 SB 端 子连接。另外， 本级的 M 端子和与本级对应的 D 闩锁电路的 ck 端子连接。例如， n 级 SRn 的 OUTB 端子与 (n+1) 级 SRn+1 的 SB 端子连接， n 级 SRn 的 M 端子与对应于 n 级 SRn 的 D 闩锁 电路 CSLn 的 ck 端子连接。另外， 向移位寄存器 SR 的初级的 SB 端子输入 GSPB 信号。
另外， 在 G-CsD， 奇数级的 CKB 端子和偶数级的 CKB 端子与不同的 GCK 线 ( 供给 GCK 的线 ) 连接， 各级的触发器的 INITB 端子与 INITB 信号线连接， 各级的 ONB 端子与共用 的 AONB 线 ( 供给 AON 信号的线 ) 连接。例如， n 级 SRn 的 CKB 端子与 GCK2B 信号线连接， (n+1) 级 SRn+1 的 CKB 端子与 GCK1B 信号线连接， n 级 SRn 和 (n+1) 级 SRn+1 各自的 ONB 端 子与共用的 AONB 信号线连接。另外， 每对应于连续的两级的两个 D 闩锁电路， D 端子都与 不同的 CMI 线 ( 供给 CMI 信号的线 ) 连接。
例如， 对应于 (n-1) 级 SRn-1 的 D 闩锁电路 CSLn-1 的 D 端子与 CMI1 信号线连接， 对应于 n 级 SRn 的 D 闩锁电路 CSLn 的 D 端子与 CMI1 信号线连接， 对应于 (n+1) 级 SRn+1 的 D 闩锁电路 CSLn+1 的 D 端子与 CMI2 信号线连接， 对应于 (n+2) 级 SRn+2 的 D 闩锁电路 CSLn+2 的 D 端子与 CMI2 信号线连接。
图 32 是表示液晶显示装置 3f 的驱动方法的时序图。另外， 在本图中， 将极性信号 POL 的周期设为一水平扫描期间 1H( 即， 供给到同一数据信号线的数据信号的极性每 1H 进 行反转 )， 将 CMI1·CMI2 分别设为同相位。
在液晶显示装置 3f， 在显示视频的最初的帧 ( 垂直扫描期间 ) 之前， 进行以下的显 示准备动作。具体而言， AONB 信号和 INITB 信号同时被有效 (Low) 化， 在 AONB 信号恢复到 无效 (High) 之后， 与 GSPB 的有效化同步地， INITB 信号恢复到无效 (High)， 在 AONB 信号为 有效的期间， 各 GCKB 信号固定在有效 (Low)。另外， 各 CMI 信号固定在 High( 或 Low)。由 此， 在移位寄存器 SR 的各级， AONB 信号经由 ASW7( 参照图 27) 从 OUTB 端子输出， 因此整个 级的 OUTB 信号成为有效 (Low)， 全部扫描信号线被选择。另外， 此时， 由于与各数据信号线 对应的模拟开关 asw 为 ON， 向全部数据信号线供给 Vcom。另外， 在各级的触发器， INITB 信 号成为有效 (Low)， 因此 Q 信号为 Low( 无效 )， QB 信号成为 High( 无效 )。另外， 当移位寄 存器的各级的 OUTB 信号暂时变成有效时， 向 NAND 的反馈信号成为 Low， 因此 ASW7 为 OFF， ASW8 为 ON(GCK1B 或 GCK2B 被取入 )。另外， 由于各级的 M 信号 ( 从 M 端子输出的信号 ) 也 成为有效 (High)， 因此各 D 闩锁电路将 CMI1 信号 (Low) 或 CMI2 信号 (Low) 闩锁， 供给到保 持电容配线的 out 信号 (CS 信号 ) 成为电源 VCSL 的电位。在以上的显示准备动作结束后，成为向显示部 DAR 的全部 PIX 写入 Vcom 且设置于移位寄存器的各级的移位寄存器的 QB 输 出成为无效 (High) 且各 D 闩锁电路的 out 信号 ( 保持电容配线的电位 ) 成为电源 VCSL 的 电位的状态。
在液晶显示装置 3f， 在最初的帧显示时 ( 最初的垂直扫描期间 )， 进行以下的动 作。即， 当输入到移位寄存器 SR 的本级的 SB 信号变成有效 ( ＝ Low) 时， 本级的 FF 的输出 被置位而变成有效， 本级将 GCKB 信号取入。当本级的 GCKB 信号变成有效 (Low) 时， 本级 的 OUTB 信号变成有效 (Low)， 并且下一级的 SB 信号变成有效， 且本级的 FF 被复位而成为 High( 无效 )。此时， 由于本级的 OUTB 信号为 Low( 即， NAND 的输出为 High)， 因此继续在本 级取入 GCKB 信号， 在 GCKB 信号成为 High( 无效 ) 时， 本级的 OUTB 信号变成 High， 并且 NAND 的输出成为 Low， 以后， 从 OUTB 端子输出 AONB 信号， OUTB 信号成为 High( 无效 )。
另外， 当下一级的 M 信号变成有效时， 对应于下一级的 D 闩锁电路将 CMI1 信号或 CMI2 信号闩锁。由此， 与本级对应的 D 闩锁电路的 out 信号 ( 与本级对应的保持电容配线 的电位 ) 在本级的 OUTB 信号成为无效 ( 与本级对应的扫描信号线为 OFF) 以后， 进行从电 源 VCSL 的电位向电源 VCSH 的电位的上升 ( 向与本级对应的像素写入正极性的数据信号的 情况 )， 或者， 进行从电源 VCSH 的电位向电源 VCSL 的电位的下降 ( 向与本级对应的像素写 入负极性的数据信号的情况 )。
例如， 当 n 级 SRn 的 M 信号变成有效时， 对应于 n 级 SRn 的 D 闩锁电路 CSLn 将 CMI1 信号闩锁。由此， D 闩锁电路 CSLn 的 out 信号 ( 保持电容配线 CSn-1 的电位 ) 在 (n-1) 级 SRn-1 的 OUT 信号成为无效 ( 扫描信号线 Gn-1 为 ON· OFF 后 ) 以后， 从电源 VCSL 的电位上 升到电源 VCSH 的电位。在此， 如 POL 所示， 在对应于 (n-1) 级 SRn-1 的像素 PIXn-1 上写入 有正极性的数据信号， 通过保持电容配线 CSn-1 的上升， 能够使有效电位上升得比数据信 号的电位高 ( 提高像素 PIXn-1 的亮度 )。
另外， 当 (n+1) 级 SRn+1 的 M 信号变成有效时， 对应于 (n+1) 级 SRn+1 的 D 闩锁电 路 CSLn+1 将 CMI2 信号闩锁。由此， D 闩锁电路 CSLn+1 的 out 信号 ( 保持电容配线 CSn 的 电位 ) 在 n 级 SRn 的 OUT 信号成为无效 ( 对应于 n 级 SRn 的扫描信号线 Gn 为 ON· OFF 后 ) 以后， 从电源 VCSH 的电位下降到电源 VCSL 的电位。在此， 如 POL 所示， 在对应于 n 级 SRn 的像素 PIXn 上写入有负极性的数据信号， 通过保持电容配线 CSn 的下降， 能够使有效电位 下降得比数据信号的电位低 ( 提高像素 PIXn 的亮度 )。
另外， 当 (n+2) 级 SRn+2 的 M 信号变成有效时， 对应于 (n+2) 级 SRn+2 的 D 闩锁电 路 CSLn+2 将 CMI2 信号闩锁。由此， D 闩锁电路 CSLn+2 的 out 信号 ( 保持电容配线 CSn+1 的电位 ) 在 (n+1) 级 SRn+1 的 OUT 信号成为无效 ( 扫描信号线 Gn+1 为 ON· OFF 后 ) 以后， 从电源 VCSL 的电位上升到电源 VCSH 的电位。在此， 如 POL 所示， 在对应于 (n+1) 级 SRn+1 的像素 PIXn+1 上写入有正极性的数据信号， 通过保持电容配线 CSn+1 的上升， 能够使有效 电位上升得比数据信号的电位高 ( 提高像素 PIXn+1 的亮度 )。
另外， 第二帧以后也如此， 进行与最初的帧同样的显示。但是， 每一帧， POL 的相位 都位移半周期， 因此供给到同一像素电极 PIXi 的数据信号的极性每一帧进行反转。据此， D 闩锁电路 CSLi 的 out 信号 ( 保持电容配线 CSi 的电位 ) 的上升和下降也每一帧交替一次。
在液晶显示装置 3f， 例如， 在电源 ON 时， 同时选择全部扫描信号线， 向全部像素写 入同电位 ( 例如 Vcom)， 因此能够消除电源 ON 时的画面紊乱。在此， 在从同时选择返回时，移位寄存器 SR 的各级的触发器如图 13 至图 15 或图 23 所示进行动作， 因此能够使从同时 选择返回时和返回后的移位寄存器的动作稳定化。
另外， 通过将 AONB 信号输入到 ASW7( 参照图 27)， 与现有的如图 43 所示的结构相 比， 能够实现栅极驱动器的小型化。 另外， 与分别进行同时选择和移位寄存器的初始化的现 有结构相比， 能够迅速完成准备动作。另外， 由于能够实现各级的自复位， 因此能够简化级 间的连接关系。
另外， 通过将移位寄存器的内部信号 (M 信号 ) 输入到 D 闩锁电路的 ck 端子， 在 G-Cs 驱动器内不需要 NOR 电路、 OR 电路， 能够实现进一步的小型化。另外， 由于能够适当地 从最初的帧起对各像素行进行 CC 驱动， 因此也能够消除在现有的 CC 驱动中成为问题的最 初的帧的画面紊乱 ( 横条纹状的不均匀 )。
另外， 要关注的是如下这一点， 即， 在液晶显示装置 3f， 如图 33 所示， 仅将 CMI2 信 号的相位 ( 从图 32 起 ) 位移半周期， 就能够将极性信号 POL 的周期切换到 2H( 供给到同一 数据信号线的数据信号的极性每 2H 进行反转 )， 且能够适当地从最初的帧起对各像素行进 行 CC 驱动。即， 在液晶显示装置 3f， 仅对 CS 反转信号 CMI1 和 CMI2 信号各自的相位进行控 制， 就能够将极性信号 POL 的周期从 1H 切换到 2H， 也能够消除此时的画面紊乱。
另外， 如图 34 所示， 也可对液晶显示装置 3e· 3f 的移位寄存器的各级的结构 ( 参 照图 27) 进行变更。即， 使图 27 的 ASW7 为单沟道 (P 沟道 ) 晶体管 TR。这样的话， 就能够 实现移位寄存器的进一步的小型化。
另外， 在液晶显示装置 3d 的驱动中， 如图 35 所示， 也可以将 AONB 信号在同时选择 的期间的过程中设为无效 (High)， 另外， 如图 36 所示， 也可以将 INITB 信号在 AONB 变成有 效 (Low) 以后再变成无效 (High) 之前设为有效 (Low)， 另外， 如图 37 所示， 也可以将 INITB 信号在 AONB 从有效 (Low) 变成无效 (High) 以后设为有效 (Low)。
另外， 也可以单片地 ( 在同一基板上 ) 形成有上述栅极驱动器、 源极驱动器或栅 极 -CS 驱动器和显示部的像素电路。
另外， 在本申请中， 在晶体管 (P 沟道或 N 沟道 ) 具有的两个导通电极中， 将输出侧 称为漏极端子。
本显示驱动电路的特征在于， 具备移位寄存器， 在规定的定时进行多个信号线的 同时选择， 在上述移位寄存器的各级设有 ： 被输入初始化用信号的置位复位型触发器 ； 和 被输入同时选择信号， 利用上述触发器的输出生成本级的输出信号的信号生成电路， 其中 上述移位寄存器的各级的输出信号通过上述同时选择信号的有效化而成为有效， 在进行上 述同时选择的期间设为有效， 在初始化用信号为有效的情况下， 无论置位用信号和复位用 信号各自为有效还是为无效， 上述触发器的输出都成为无效， 上述初始化用信号在同时选 择结束前设为有效， 在结束后设为无效。
根据上述结构， 在同时选择结束且置位用信号和复位用信号分别变成无效的时 点， 移位寄存器的初始化 ( 各级的触发器的初始化 ) 完成。因此， 与在同时选择结束后直到 INI 信号被输入触发器为止都成为不定状态的现有驱动器 ( 参照图 38· 39) 相比， 能够使同 时选择结束后的移位寄存器的动作稳定化。
在本显示驱动电路中， 也可采用上述信号生成电路具备栅极电路的结构， 上述栅 极电路将与输入的切换信号相对应的信号选择性地取入， 作为本级的输出信号。在本显示驱动电路中， 也可采用将上述触发器的输出作为切换信号输入至栅极电 路的结构。
在本显示驱动电路中， 也可采用如下结构， 即， 上述信号生成电路还具备逻辑电 路， 上述触发器的输出输入到逻辑电路， 该逻辑电路的输出作为上述切换信号输入到栅极 电路， 本级的输出信号反馈到该逻辑电路和上述触发器的复位用端子。
在本显示驱动电路中， 也可采用上述栅极电路选择性地取入上述同时选择信号或 时钟信号的结构。
在本显示驱动电路中， 也可采用在进行同时选择的期间将上述时钟信号固定为有 效的结构。
在本显示驱动电路中， 也可采用上述逻辑电路包含 NAND 的结构。
在本显示驱动电路中， 也可采用如下结构， 即， 上述 NAND 包括多个 P 沟道的晶体管 和多个 N 沟道的晶体管， 在该 NAND 中， P 沟道的各晶体管的驱动能力比 N 沟道的各晶体管 的驱动能力高。
在本显示驱动电路中， 也可采用如下结构， 即， 上述触发器具备 ： P 沟道的第一晶 体管和 N 沟道的第二晶体管的栅极端子彼此连接且漏极端子彼此连接的第一 CMOS 电路 ； P 沟道的第三晶体管和 N 沟道的第四晶体管的栅极端子彼此连接且漏极端子彼此连接的第 二 CMOS 电路 ； 输入晶体管 ； 多个输入端子 ； 和第一和第二输出端子， 其中， 第一 CMOS 电路的 栅极侧、 第二 CMOS 电路的漏极侧和第一输出端子连接， 并且第二 CMOS 电路的栅极侧、 第一 CMOS 电路的漏极侧和第二输出端子连接， 上述输入晶体管的栅极端子和源极端子分别与不 同的输入端子连接。
在本显示驱动电路中， 也可采用上述输入晶体管的漏极端子与第一输出端子连接 的结构。
在本显示驱动电路中， 也可采用如下结构， 即， 上述输入晶体管为 P 沟道晶体管， 该输入晶体管的源极端子与在无效时为第一电位且在有效时成为低于第一电位的第二电 位的信号的输入端子连接。
在本显示驱动电路中， 也可采用如下结构， 即， 上述多个输入端子包含置位用信号 的输入端子和复位用信号的输入端子， 上述输入晶体管为栅极端子与置位用信号的输入端 子连接并且源极端子与复位用信号的输入端子连接的置位晶体管。
在本显示驱动电路中， 也可采用如下结构， 即， 上述多个输入端子还包含上述初始 化用信号的输入端子， 该初始化用信号的输入端子与第一至第四晶体管中的任一个晶体管 的源极端子连接。
在本显示驱动电路中， 也可采用具备复位晶体管的结构， 上述复位晶体管的栅极 端子与复位用信号的输入端子连接， 并且源极端子与第一电源线连接， 且漏极端子与第二 输出端子连接。
在本显示驱动电路中， 也可为采用具备如下两种释放晶体管中的至少一种的结 构， 一种释放晶体管为 ： 栅极端子与复位用信号的输入端子连接， 并且源极端子与第二电源 线连接， 且漏极端子与第二晶体管的源极端子连接的释放晶体管 ； 另一种释放晶体管为 ： 栅极端子与置位用信号的输入端子连接， 并且源极端子与第二电源线连接， 且漏极端子与 第四晶体管的源极端子连接的释放晶体管。在本显示驱动电路中， 也可以采用用于如下显示装置的结构， 上述显示装置具备 经由开关元件与数据信号线和扫描信号线连接的像素电极， 并且向和该像素电极形成电容 的保持电容配线供给写入该像素电极的信号电位的极性相对应的调制信号。
在本显示驱动电路中， 也可采用如下结构， 即， 对应于上述移位寄存器的各级各设 置一个保持电路， 并且向各保持电路输入保持对象信号， 当由本级生成的控制信号变成有 效时， 与本级对应的保持电路将上述保持对象信号取入并对其进行保持， 将本级的输出信 号供给到和与本级对应的像素连接的扫描信号线， 并且将与本级对应的保持电路的输出作 为上述调制信号供给到和与本级的前一级对应的像素的像素电极形成电容的保持电容配 线。
在本显示驱动电路中， 也可采用如下结构， 即， 对应于上述移位寄存器的各级各设 置一个保持电路， 并且向各保持电路输入保持对象信号， 当由一个级生成的控制信号变成 有效时， 与该级对应的保持电路将上述保持对象信号取入并对其进行保持， 将一个保持电 路的输出作为上述调制信号供给到保持电容配线， 由各级生成的控制信号在显示视频的最 初的垂直扫描期间之前成为有效。
在本显示驱动电路中， 也可采用使供给到上述数据信号线的信号电位的极性按每 多个水平扫描期间进行反转的结构。 在本显示驱动电路中， 也可采用如下结构， 即， 对应于上述移位寄存器的各级各设 置一个保持电路， 并且向各保持电路输入保持对象信号， 本级的输出信号和本级的后一级 的输出信号输入到逻辑电路， 并且当该逻辑电路的输出变成有效时， 与本级对应的保持电 路将上述保持对象信号取入并对其进行保持， 将本级的输出信号供给到和与本级对应的像 素连接的扫描信号线， 并且将与本级对应的保持电路的输出作为上述调制信号供给到和与 本级对应的像素的像素电极形成电容的保持电容配线， 使输入到多个保持电路的保持对象 信号的相位和输入到其它的多个保持电路的保持对象信号的相位不同。
在本显示驱动电路中， 也可采用如下结构， 即， 对应于上述移位寄存器的各级各设 置一个保持电路， 并且向各保持电路输入保持对象信号， 当由本级生成的控制信号变成有 效时， 与本级对应的保持电路将上述保持对象信号取入并对其进行保持， 将本级的输出信 号供给到和与本级对应的像素连接的扫描信号线， 并且将与本级对应的保持电路的输出作 为上述调制信号供给到和与本级的前一级对应的像素的像素电极形成电容的保持电容配 线， 使输入到多个保持电路的保持对象信号的相位与输入到其它的多个保持电路的保持对 象信号的相位不同。
在本显示驱动电路中， 也可采用如下结构， 即， 在使供给到上述数据信号线的信号 电位的极性按每 n 个水平扫描期间进行反转的模式、 和使供给到数据信号线的信号电位的 极性按每 m 个水平扫描期间进行反转的模式之间进行切换， 其中 n 为自然数， m 为与 n 不同 的自然数。
本显示面板的特征为， 单片地形成有上述显示驱动电路和像素电路。
本显示装置的特征为， 具备上述显示驱动电路。
本发明不局限于上述的实施方式， 基于公知技术、 技术常识对上述实施方式适当 变更了的实施方式或将这些实施方式组合而得到的实施方式也包含在本发明的实施方式 中。另外， 各实施方式记载的作用效果等也只不过是本说明书的例示。
产业上的可利用性 本发明的移位寄存器适于各种驱动器， 特别适于液晶显示装置的驱动器。 符号说明 3a 至 3f 液晶显示装置 ASW9·ASW10 asw 模拟开关 SR 移位寄存器 SRi 移位寄存器的 i 级 DCC 显示控制电路 GD 栅极驱动器 SD 源极驱动器 G-CsD 栅极 -Cs 驱动器 DAR 显示部 Gn 扫描信号线 CSn 保持电容配线 PIXn 像素 CSLi 对应于 SR 的 i 级的 D 闩锁电路 FF 触发器 ST 置位晶体管 ( 输入晶体管 ) RT 复位晶体管 ( 输入晶体管 ) LRT 闩锁释放晶体管 LC 闩锁电路 POL ( 数据 ) 极性信号 CMI1 CMI2 CS 反转信号