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1、(10)申请公布号 CN 102436151 A (43)申请公布日 2012.05.02 C N 1 0 2 4 3 6 1 5 1 A *CN102436151A* (21)申请号 201110436366.X (22)申请日 2011.12.22 G03F 7/20(2006.01) G03F 1/44(2012.01) G03F 1/42(2012.01) (71)申请人上海宏力半导体制造有限公司 地址 201203 上海市浦东新区浦东张江高科 技园区祖冲之路1399号 (72)发明人张迎春 杨茗荔 顾以理 孔蔚然 (74)专利代理机构北京集佳知识产权代理有限 公司 11227 代理人。
2、骆苏华 (54) 发明名称 光刻版图的形成方法 (57) 摘要 本发明提供了一种光刻版图的形成方法，包 括：提供待形成光刻版图的光刻版，所述光刻版 具有多个单元区、环绕每个单元区的保护区和隔 离相邻保护区的切割道；若保护区尺寸(第一 尺寸-切割道尺寸)/2时，在单元区形成第一尺 寸对准图形和第二尺寸对准图形；若(第一尺 寸-切割道尺寸)/2保护区尺寸(第二尺 寸-切割道尺寸)/2时，在保护区和与保护区相邻 的切割道内形成第一尺寸对准图形，在单元区形 成第二尺寸对准图形；若保护区尺寸(第二尺 寸-切割道尺寸)/2时，在保护区和与保护区相邻 的切割道形成第一尺寸对准图形和第二尺寸对准 图形。本发明。
3、实施例的方法，节约了单元区的数 量，提高了芯片的成品数量。 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 7 页 附图 5 页 CN 102436157 A 1/1页 2 1.一种光刻版图的形成方法，其特征在于，包括： 提供待形成半导体器件图形； 提供第一尺寸对准图形和第二尺寸对准图形，且第二尺寸大于第一尺寸； 提供待形成光刻版图的光刻版，所述光刻版具有多个单元区、环绕每个单元区的保护 区和隔离相邻保护区的切割道，所述单元区用于形成多个半导体器件图形； 根据半导体器件图形获取所述保护区尺寸； 若保护区尺寸(第一尺寸-切割道尺寸)。
4、/2时，在单元区形成第一尺寸对准图形和 第二尺寸对准图形； 若(第一尺寸-切割道尺寸)/2保护区尺寸(第二尺寸-切割道尺寸)/2时，在 保护区和与保护区相邻的切割道内形成第一尺寸对准图形，所述第一尺寸对准图形覆盖切 割道且部分位于保护区，在单元区形成第二尺寸对准图形； 若保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区相邻的切割道 形成第一尺寸对准图形和第二尺寸对准图形，且第一尺寸对准图形和第二尺寸对准图形覆 盖切割道且部分位于保护区； 在未形成有第一尺寸对准图形和/或第二尺寸对准图形的单元区内形成半导体器件 图形。 2.如权利要求1所述的光刻版图的形成方法，其特征在于，所述切割道。
5、尺寸范围15微 米至30微米。 3.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第一尺寸对准图形的 宽度为大于或等于40微米且小于50微米，所述第一尺寸对准图形的长度大于或等于第一 尺寸对准图形的宽度。 4.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第二尺寸对准图形的 宽度为50微米，所述第二尺寸对准图形的长度大于或等于第二尺寸对准图形的宽度。 5.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第一尺寸对准图形为 光刻对位图形或套刻测量图形。 6.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第二尺寸对准图形为 光刻对位图形或套刻测量图形。 7.如权利要求。
6、1所述的光刻版图的形成方法，其特征在于，所述第一尺寸对准图形和 第二尺寸对准图形同时形成在单元区时，所述第一尺寸对准图形和第二尺寸对准图形相互 平行。 8.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第一尺寸对准图形和/ 或第二尺寸对准图形形成在一个单元区时，所述第一尺寸对准图形和/或第二尺寸对准图 形一部分位于单元区临近的保护区和切割道，一部分位于保护区。 9.如权利要求1所述的光刻版图的形成方法，其特征在于，所述第一尺寸对准图形和/ 或第二尺寸对准图形形成在单元区时，第一尺寸对准图形和/或第二尺寸对准图形的长度 大于尺寸时，将单元区第一尺寸对准图形和/或第二尺寸对准图形形成在两个。
7、或两个以上 的单元区。 权 利 要 求 书CN 102436151 A CN 102436157 A 1/7页 3 光刻版图的形成方法 技术领域 0001 本发明涉及半导体制作领域，特别涉及一种光刻版图的形成方法。 背景技术 0002 在目前半导体的制作过程中，在晶圆上制作半导体器件之前，需对晶圆进行布局 设计，将晶圆划分为若干单元区(Die)和位于单元区之间的切割道(Scribe lane)，单元 区用于后续形成半导体器件，切割道则是在半导体器件制作完成时，作为封装阶段单元区 (Die)分割时的切割线。 0003 在光刻的版图设计中通常将光刻对位图形(alignment mark)和套刻测量。
8、图形 (overlay mark)等光刻工艺中所需要用到的光刻图形形成在切割道。 0004 现有普通的切割道的宽度通常在60微米以上，因此光刻对位图形(alignment mark)和套刻测量图形(overlay mark)等光刻图形可任意的形成在切割道，但是随着晶圆 切割由刀片切割技术向激光切割技术发展，晶圆布局时切割道的宽度越来越小，现有将光 刻对位图形和套刻测量图形形成在切割道的形成方法，会使对位图形和套刻测量图形超出 切割道的区域，导致单元区形成的半导体器件的失效，显然现有光刻版图的形成方法已不 能满足技术发展的需求。 0005 更多关于光刻版图的形成方法请参考公开号为CN169085。
9、9A的中国专利。 发明内容 0006 本发明解决的问题是提供一种光刻版图的形成方法，满足技术发展的需求。 0007 为解决上述问题，本发明提供了一种光刻版图的形成方法，包括： 0008 提供待形成半导体器件图形； 0009 提供第一尺寸对准图形和第二尺寸对准图形，且第二尺寸大于第一尺寸； 0010 提供待形成光刻版图的光刻版，所述光刻版具有至少一个曝光区，所述曝光区具 有多个单元区、环绕每个单元区的保护区和隔离相邻保护区的切割道，所述单元区用于形 成多个半导体器件图形； 0011 根据半导体器件图形获取所述保护区尺寸； 0012 若保护区尺寸(第一尺寸-切割道尺寸)/2时，在单元区形成第一尺寸。
10、对准图 形和第二尺寸对准图形； 0013 若(第一尺寸-切割道尺寸)/2保护区尺寸(第二尺寸-切割道尺寸)/2时， 在保护区和与保护区相邻的切割道内形成第一尺寸对准图形，所述第一尺寸对准图形覆盖 切割道且部分位于保护区，在单元区形成第二尺寸对准图形； 0014 若保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区相邻的切 割道形成第一尺寸对准图形和第二尺寸对准图形，且第一尺寸对准图形和第二尺寸对准图 形覆盖切割道且部分位于保护区； 0015 在未形成有第一尺寸对准图形和/或第二尺寸对准图形的单元区内形成半导体 说 明 书CN 102436151 A CN 102436157 A 2/。
11、7页 4 器件图形。 0016 可选的，所述切割道尺寸范围15微米至30微米。 0017 可选的，所述第一尺寸对准图形的宽度为大于或等于40微米且小于50微米，所述 第一尺寸对准图形的长度大于或等于第一尺寸对准图形的宽度。 0018 可选的，所述第二尺寸对准图形的宽度为50微米，所述第二尺寸对准图形的长度 大于或等于第二尺寸对准图形的宽度。 0019 可选的，所述第一尺寸对准图形为光刻对位图形或套刻测量图形。 0020 可选的，所述第二尺寸对准图形为光刻对位图形或套刻测量图形。 0021 可选的，所述第一尺寸对准图形和第二尺寸对准图形同时形成在单元区时，所述 第一尺寸对准图形和第二尺寸对准图形。
12、相互平行。 0022 可选的，所述第一尺寸对准图形和/或第二尺寸对准图形形成在一个单元区时， 所述第一尺寸对准图形和/或第二尺寸对准图形一部分位于单元区临近的保护区和切割 道，一部分位于保护区。 0023 可选的，所述第一尺寸对准图形和/或第二尺寸对准图形形成在单元区时，第一 尺寸对准图形和/或第二尺寸对准图形的长度大于尺寸时，将单元区第一尺寸对准图形和 /或第二尺寸对准图形形成在两个或两个以上的单元区。 0024 与现有技术相比，本发明技术方案具有以下优点： 0025 利用保护区，根据保护区的宽度和切割道宽度的关系，若保护区尺寸(第一尺 寸-切割道尺寸)/2时，在单元区形成第一尺寸对准图形和。
13、第二尺寸对准图形；若(第一尺 寸-切割道尺寸)/2保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区 相邻的切割道内形成第一尺寸对准图形，所述第一尺寸对准图形覆盖切割道且部分位于保 护区，在单元区形成第二尺寸对准图形；若保护区尺寸(第二尺寸-切割道尺寸)/2时， 在保护区和与保护区相邻的切割道形成第一尺寸对准图形和第二尺寸对准图形，且第一尺 寸对准图形和第二尺寸对准图形覆盖切割道且部分位于保护区，提高了单元区形成的半导 体器件的稳定性，节约了单元区的数量，减少单元区的损耗量，提高了芯片的成品数量。 附图说明 0026 图1为本发明实施例光刻版图的形成方法的流程示意图； 0027 图2。
14、图8为本发明实施例光刻版图的形成方法的结构示意图。 具体实施方式 0028 半导体器件(芯片)制作完成后，在封装过程中，通常要将晶圆沿切割道切割成一 个一个独立的芯片，现有对晶圆的刀片切割技术包括：首先利用研磨机的磨轮对晶圆的背 部进行减薄(backside grinding)，接着利用切割刀具，沿单元区(Die)之间的切割道，自 晶圆区的正面向背面进行切割，使单元区(Die)分离，形成一个一个独立的芯片，晶圆的正 面指晶圆形成半导体器件的表面，另一面为晶圆的背面。切割刀具具有一定的厚度，由于材 料和技术的限制，切割刀具的厚度极难做的很小，且切割刀具切割时容易产生晶圆破损等 问题，因此在晶圆布。
15、局设计时，切割道的宽度通常大于60微米，但是随着激光切割技术的 应用，由于激光的高能量和高密度，切割道的宽度设计已小于60微米，随着激光切割技术 说 明 书CN 102436151 A CN 102436157 A 3/7页 5 的不断进步，在切割道的宽度设计进入1530微米后，由于现有先进曝光设备能识别的光 刻对位图形的最小有效宽度为40或50微米，现有将光刻对位图形(alignment mark)和套 刻测量图形(overlay mark)等光刻图形设置在切割道的光刻版图的形成方法显然已不能 应用，由于光刻图形的宽度大于切割道的宽度，使得光刻图形的部分位于单元区，会引起单 元区形成的半导体。
16、器件的失效。 0029 发明人进一步研究发现，在切割道的宽度进入1530微米后，光刻版图布局时， 将光刻对位图形(alignment mark)和套刻测量图形(overlay mark)等光刻图形设置在相 邻的两个单元区内，但是直接将光刻图形设置在单元区的形成方法使晶圆损失部分数量单 元区，最终使得芯片的成品数量降低。 0030 为解决上述问题发明人提出一种光刻版图的形成方法，满足技术发展的需求，节 约单元区的数量，提高芯片成品率。 0031 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比。
17、 例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。 0032 参考图1，图1为本发明实施例光刻版图的形成方法的流程示意图，包括： 0033 步骤S201，提供待形成半导体器件图形； 0034 步骤S202，提供第一尺寸对准图形和第二尺寸对准图形，且第二尺寸大于第一尺 寸； 0035 步骤S203，提供待形成光刻版图的光刻版，所述光刻版具有多个单元区、环绕每个 单元区的保护区和隔离相邻保护区的切割道，所述单元区用于形成多个半导体器件图形； 0036 步骤S204，根据半导体器件图形获取所述保护区尺寸； 0037 步骤S205，若保护区尺寸(第一尺寸-切割道尺寸)/2时，在单。
18、元区形成第一尺 寸对准图形和第二尺寸对准图形； 0038 步骤S206，若(第一尺寸-切割道尺寸)/2保护区尺寸(第二尺寸-切割道 尺寸)/2时，在保护区和与保护区相邻的切割道内形成第一尺寸对准图形，所述第一尺寸 对准图形覆盖切割道且部分位于保护区，在单元区形成第二尺寸对准图形； 0039 步骤S207，若保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区 相邻的切割道形成第一尺寸对准图形和第二尺寸对准图形，且第一尺寸对准图形和第二尺 寸对准图形覆盖切割道且部分位于保护区； 0040 步骤S208，在未形成有第一尺寸对准图形和/或第二尺寸对准图形的单元区内形 成半导体器件图形。 00。
19、41 图2图8为本发明实施例光刻版图的形成方法的结构示意图，其中图4图8 为图3的局部放大结构示意图。 0042 步骤S201，提供待形成半导体器件图形。 0043 所述半导体器件图形为后续在单元区形成的需要用到光刻板的晶体管、电阻、电 容、互联线等图形，许多半导体器件图形能构成一个完整的集成电路。集成电路的复杂度， 决定了半导体制作工艺的复杂度，复杂的集成电路一般要经过几十次的光刻，每次光刻都 需要进行对位以及光刻后的套刻测量。 0044 步骤S202，提供第一尺寸对准图形和第二尺寸对准图形，且第二尺寸大于第一尺 说 明 书CN 102436151 A CN 102436157 A 4/7页。
20、 6 寸。 0045 参考图2，提供第一尺寸对准图形304和第二尺寸对准图形305，且第二尺寸大于 第一尺寸，本发明中第二尺寸和第一尺寸指第一尺寸对准图形304和第二尺寸对准图形 305的宽度。 0046 在半导体制作应用的先进曝光机中，使用最广的为尼康(Nikon)公司生产的步进 曝光机和阿斯麦(ASML)公司生产的扫描式曝光机。尼康(Nikon)曝光机和阿斯麦(ASML) 曝光机在对位时的原理和过程是不一样，例如尼康(Nikon)FIA(Field Image Alignment) 对位它以图像方式(CCD)读取圆片上的对位标记并对图像进行处理，检测标记的位置来进 行对位，而ASML利用收。
21、集激光打到对位标记上所产生的衍射光来进行对位，这就使得尼康 (Nikon)曝光机和阿斯麦(ASML)曝光机在结构上和尺寸上存在差异，两者是不能共用的。 0047 尼康(Nikon)公司生产的步进曝光机能识别的光刻对位图形的最小有效宽度为 50微米，阿斯麦(ASML)公司生产的扫描式曝光机能识别的光刻对位图形的最小有效宽度 为40微米。对于要同时使用两种曝光机的产品，由于尼康(Nikon)和阿斯麦(ASML)的对位 标记尺寸上存在差异性，在使用较小尺寸的对位标记时，特别是在切割道的宽度进入15 30微米后，现有的光刻版图的形成方法显然已不能应用已不能应用。 0048 所述第一尺寸对准图形304的。
22、宽度大于或等于40微米且小于50微米，本发明实 施例中，本发明实施例中，第一尺寸对准图形304的第一尺寸指第一尺寸对准图形304的宽 度，第一尺寸对准图形304的宽度是指第一尺寸对准图形304边长中的较小值，所述第一尺 寸对准图形304的长度大于或等于第一尺寸对准图形304的宽度。 0049 所述第一尺寸对准图形304为：光刻曝光机台用于对准的光刻对位图形、光刻工 艺用于监测前层后层对准精度的套刻测量图形。 0050 所述第二尺寸对准图形305的宽度为50微米，本发明实施例中，第二尺寸对准图 形305的第二尺寸指第二尺寸对准图形305的宽度，第二尺寸对准图形305的宽度是指第 二尺寸对准图形3。
23、05边长中的较小值，所述第二尺寸对准图形305的长度大于或等于第二 尺寸对准图形305的宽度。 0051 所述第二尺寸对准图形305包括：光刻曝光机台用于对准的光刻对位图形、光刻 工艺用于监测前层后层对准精度的套刻测量图形。 0052 步骤S203，提供待形成光刻版图的光刻版，所述光刻版具有多个单元区、环绕每个 单元区的保护区和隔离相邻保护区的切割道，所述单元区用于形成多个半导体器件图形。 0053 参考图3，提供光刻板30，所述光刻板30包括若干单元区301、环绕每个单元区的 保护区302、隔离相邻保护区的切割道303，所述单元区301用于形成多个半导体器件图形。 0054 光刻板30上单元。
24、区301、保护区302、切割道303对应晶圆上的单元区(Die)、保护 区、切割道。光刻工艺就是通过曝光和显影将光刻板30上的图形转移到晶圆表面的光刻胶 层上，为了更清楚的阐述本发明的意图，因此本发明中光刻板30上涉及第一尺寸对准图形 304(图2所示)、第二尺寸对准图形305(图2所示)、单元区301、保护区302、切割道303 等的尺寸(宽度、长度)均与通过曝光和显影将光刻板30上的图形转移到晶圆上的实际尺 寸一致。在本发明的其他实施例中光刻板30尺寸可等比例的放大或缩小。 0055 所述切割道303包括横向和纵向的切割道。所述切割道303的宽度为1530微 米。随着切割道303的不断减小。
25、，由于光刻对位图形的最小宽度为40微米或50微米，显然 说 明 书CN 102436151 A CN 102436157 A 5/7页 7 沟道区303不能形成光刻对位图形。 0056 所述切割道303作为芯片制作完成时，分割芯片时的分割线。现有晶圆切割的方 法包括刀片切割技术和激光切割技术，采用刀片切割时，切割道宽度的设计通常大于60微 米，光刻对位图形等光刻图形可以任意的形成在切割道。采用激光切割时，由于激光的高能 量和高密度，切割道的宽度设计已小于60微米，随着激光切割技术的不断进步，当切割道 的宽度设计进入1530微米后，由于现有先进曝光设备能识别的光刻对位图形的最小有 效宽度为40或。
26、50微米，若采用继续现有将光刻对位图形(alignment mark)和套刻测量图 形(overlay mark)等光刻图形设置在切割道的光刻版图的形成方法，光刻图形的宽度大于 切割道的宽度，将使得光刻图形的部分位于单元区，会引起单元区形成的半导体器件的失 效，显然现有的光刻版图的形成方法显然已不能应用。 0057 步骤S204，根据半导体器件图形获取所述保护区尺寸。 0058 所述保护区302环绕所述单元区301，作为单元区301和切割道303的缓冲区，本 发明实施例中所述保护区302的尺寸为保护区302的宽度，即保护区302的外侧到内测的 垂直距离。本发明的实施例充分利用保护区302，在切。
27、割道303和保护区302形成宽度较 小的第一尺寸对准图形304和第二尺寸对准图形305，在切割道的宽度进入1530微米 后，而不必将第一尺寸对准图形304和第二尺寸对准图形305都形成在单元区301，减少了 单元区301得消耗，提高成品的数量。保护区302的宽度与半导体器件图形的数量、特征尺 寸、形成的复杂度相关，即光刻的次数越多相应的保护区的宽度较宽，由于集成电路的制作 是一层一层往上叠加的，层与层之间存在对准误差，叠加的层数越多，这种偏差越大，导致 器件的形成可能会超出晶圆上的单元区，保护区的宽度相对较宽。所述保护区的宽度范围 为520微米，保护区太宽的话，浪费晶圆的空间，提高了成本。 0。
28、059 步骤S205，若保护区尺寸(第一尺寸-切割道尺寸)/2时，在单元区形成第一尺 寸对准图形和第二尺寸对准图形。 0060 参考图4，图4为图3的一实施例的局部放大结构示意图，包括，两个单元区301， 围绕每个单元区301的保护区302，位于保护区302之间的切割道303，为了更简单和清楚 的描述本发明的意图，图4及后续的附图中只示出了两个单元区301之间共同的切割道 (纵向切割道)，单元区301另外三个方向的切割道未示出。 0061 所述切割道303的宽度为1530微米，本实施例中切割道303的尺寸指切割道 303的宽度。切割道303的宽度是指两个单元区301之间，切割道303一侧边缘到。
29、另一侧边 缘的垂直距离A；所述保护区302的宽度为B，保护区302的宽度是指保护区302的边缘外 侧到边缘内侧的垂直距离。 0062 若保护区302尺寸(第一尺寸-切割道尺寸)/2时，在单元区301形成第一尺 寸对准图形304和第二尺寸对准图形305，这种情况下由于保护区302宽度和切割道303的 宽度之和要小于或等于40微米，而第一尺寸对准图形304和第二尺寸对准图形305的最小 宽度为40微米，如果将第一尺寸对准图形304和第二尺寸对准图形305形成在切割道303， 第一尺寸对准图形304和第二尺寸对准图形305将有部分会形成在单元区301，会使得后续 单元区301上形成的半导体器件失效，。
30、对于保护区302宽度和切割道303的宽度之和刚好 为40微米，可以形成宽度为40微米的第一尺寸对准图形304的情形，为了保证单元区301 上形成半导体器件的稳定性，将40微米的第一尺寸对准图形304形成在单元区301。 说 明 书CN 102436151 A CN 102436157 A 6/7页 8 0063 本实施例中，第一尺寸对准图形304和第二尺寸对准图形305相互平行的形成在 单元区301中，第一尺寸对准图形304和第二尺寸对准图形305的宽度方向与坐标轴x方 向垂直，第一尺寸对准图形304下边缘和第二尺寸对准图形305的上边缘重合或者相距很 小的距离，以节省第一尺寸对准图形304和。
31、第二尺寸对准图形305占用的单元区301的空 间，在第一尺寸对准图形304和第二尺寸对准图形305数量较多时，节省占用的单元区301 的个数。本发明的其他实施例中，单元区301形成的第一尺寸对准图形304和第二尺寸对 准图形305的宽度方向与坐标轴x方向平行。 0064 在本发明另一实施例中，请参考图5，当第一尺寸对准图形304和第二尺寸对准图 形305数量为多个，一个单元区301形成不下所有的第一尺寸对准图形304和第二尺寸对 准图形305，将第一尺寸对准图形304或第二尺寸对准图形305的部分形成在保护区302， 另一部分形成在单元区301，以减少形成第一尺寸对准图形304和第二尺寸对准图。
32、形305占 用单元区301的个数。 0065 在本发明的又一实施例中，请参考图6，当单元区301的沿x方向的宽度小于第一 尺寸对准图形304或/和第二尺寸对准图形305的长度时，将第一尺寸对准图形304和第 二尺寸对准图形305形成在两个相邻的单元区301上，所述第一尺寸对准图形304和第二 尺寸对准图形305相互平行，第一尺寸对准图形304下边缘和第二尺寸对准图形305的上 边缘重合或者相距很小的距离，以节省占用的单元区301数量。 0066 步骤S206，若(第一尺寸-切割道尺寸)/2保护区尺寸(第二尺寸-切割道 尺寸)/2时，在保护区和与保护区相邻的切割道内形成第一尺寸对准图形，所述第一。
33、尺寸 对准图形覆盖切割道且部分位于保护区，在单元区形成第二尺寸对准图形。 0067 参考图7，在保护区302和与保护区302相邻的切割道303内形成第一尺寸对准图 形304，所述第一尺寸对准图形304覆盖切割道303且部分位于保护区302，在单元区301 形成第二尺寸对准图形305。 0068 保护区302的宽度和切割道303的宽度之和要大于40微米小于或等于50微米， 第一尺寸对准图形304的宽度大于或等于40微米且小于50微米，将第一尺寸对准图形304 形成在保护区302和切割道303，第一尺寸对准图形304的宽度方向平行切割道303的宽度 方向，第一尺寸对准图形304不会超出保护区302。
34、，因此不会影响相邻的单元区301上形成 的半导体器件的性能，本发明的其他实施例中，所述第一尺寸对准图形304位于单元区301 上方或下方的横向切割道(图中为示出)和保护区302；第二尺寸对准图形305的宽度为 50微米，将第二尺寸对准图形305形成在单元区301，第二尺寸对准图形305为多个时，第 二尺寸对准图形305之间相互平行。本实例中第一尺寸对准图形304和第二尺寸对准图 形305的形成方法，利用保护区302，将第一尺寸对准图形304形成在保护区302和切割道 303，相比于将第一尺寸对准图形304直接形成在单元区301，节约了单元区301的数量，减 少单元区301的损耗量，提高了芯片的。
35、成品数量。 0069 对于保护区302的宽度和切割道303的宽度之和等于50微米，可以形成宽度为50 微米的第二尺寸对准图形305的情形，为了保证单元区301上形成半导体器件的稳定性，将 50微米的第二尺寸对准图形305形成在单元区301。 0070 步骤S207，若保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区 相邻的切割道形成第一尺寸对准图形和第二尺寸对准图形，且第一尺寸对准图形和第二尺 说 明 书CN 102436151 A CN 102436157 A 7/7页 9 寸对准图形覆盖切割道且部分位于保护区。 0071 参考图8，在保护区302和与保护区302相邻的切割道30。
36、3形成第一尺寸对准图形 304和第二尺寸对准图形305，且第一尺寸对准图形304和第二尺寸对准图形305覆盖切割 道303且部分位于保护区302。 0072 保护区302宽度和切割道303的宽度之和大于50微米，保护区302宽度和切割道 303的宽度之和要大于第一尺寸对准图形304的宽度和第二尺寸对准图形305的宽度，将第 一尺寸对准图形304和第二尺寸对准图形305形成在保护区302和切割道303，所述第一尺 寸对准图形304和第二尺寸对准图形305覆盖切割道303且部分位于保护区302，第一尺 寸对准图形304和第二尺寸对准图形305的宽度方向平行切割道303的宽度方向，第一尺 寸对准图形。
37、304的下边缘和第二尺寸对准图形305上边缘重合或相距较小。在本发明的其 他实施例中，第一尺寸对准图形304和第二尺寸对准图形305形成在横向切割道(图中未 示出)和保护区302。利用保护区302，将第一尺寸对准图形304和第二尺寸对准图形305 形成在切割道303和保护区302的光刻版图的形成方法，相比于直接将第一尺寸对准图形 304和第二尺寸对准图形305形成在单元区301，不会影响相邻单元区301上形成的半导体 器件的性能，并且节约了单元区301的数量，减少单元区301的损耗量，提高了芯片的成品 数量。 0073 步骤S208，在未形成有第一尺寸对准图形和/或第二尺寸对准图形的单元区内形。
38、 成半导体器件图形。 0074 综上，本发明实施例提供的光刻版图的形成方法，利用保护区，根据保护区的宽度 和切割道宽度的关系，若保护区尺寸(第一尺寸-切割道尺寸)/2时，在单元区形成第一 尺寸对准图形和第二尺寸对准图形；若(第一尺寸-切割道尺寸)/2保护区尺寸(第 二尺寸-切割道尺寸)/2时，在保护区和与保护区相邻的切割道内形成第一尺寸对准图形， 所述第一尺寸对准图形覆盖切割道且部分位于保护区，在单元区形成第二尺寸对准图形； 若保护区尺寸(第二尺寸-切割道尺寸)/2时，在保护区和与保护区相邻的切割道形成 第一尺寸对准图形和第二尺寸对准图形，且第一尺寸对准图形和第二尺寸对准图形覆盖切 割道且部分。
39、位于保护区，提高了单元区形成的半导体稳定性，节约了单元区的数量，减少单 元区的损耗量，提高了芯片的成品数量。 0075 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案 的保护范围。 说 明 书CN 102436151 A CN 102436157 A 1/5页 10 图1 说 明 书 附 图CN 102436151 A CN 102436157 A 2/5页 11 图2 图3 说 明 书 附 图CN 102436151 A CN 102436157 A 3/5页 12 图4 图5 说 明 书 附 图CN 102436151 A CN 102436157 A 4/5页 13 图6 图7 说 明 书 附 图CN 102436151 A CN 102436157 A 5/5页 14 图8 说 明 书 附 图CN 102436151 A 。