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1、(10)申请公布号 CN 102609029 A (43)申请公布日 2012.07.25 C N 1 0 2 6 0 9 0 2 9 A *CN102609029A* (21)申请号 201210005057.1 (22)申请日 2012.01.06 13/004,617 2011.01.11 US G05F 1/567(2006.01) (71)申请人台湾积体电路制造股份有限公司 地址中国台湾新竹 (72)发明人陈致嘉 彭迈杉 (74)专利代理机构北京德恒律师事务所 11306 代理人陆鑫 房岭梅 (54) 发明名称 带隙基准装置和方法 (57) 摘要 用于补偿带隙基准电路的结构和方法。提。
2、供 了具有带有非零温度系数的第一带隙基准电路； 并且具有第一输出基准信号的第一集成电路芯 片，提供了具有带有为与第一带隙基准电路的温 度系数相反极性的非零温度系数的第二带隙基准 电路，并且具有第二输出基准信号的第二集成电 路芯片；至少设置在第一集成电路芯片和第二集 成电路芯片之一上的加法器电路结合第一输出基 准信号和第二输出基准信号，并且输出结合的基 准信号；并且提供了用于将第一输出信号和第二 输出信号连接至加法器电路的连接器。公开了用 于将集成电路芯片与带隙基准电路配对并且连接 芯片以形成温度补偿信号的方法。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书7页 附图6页 。
3、(19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 6 页 1/2页 2 1.一种装置，包括： 第一集成电路芯片，具有带有非零温度系数的第一带隙基准电路，并且具有第一输出 基准信号； 第二集成电路芯片，具有带有与所述第一带隙基准电路的非零温度系数呈相反极性的 非零温度系数的第二带隙基准电路，并且具有第二输出基准信号； 加法器电路，设置在所述第一集成电路芯片和所述第二集成电路芯片中的至少一个 上，用于对所述第一输出基准信号和所述第二输出基准信号进行结合，并且输出结合的基 准信号；以及 连接器，用于将所述第一输出基准信号和所述第二输出基准信号连接至。
4、所述加法器电 路。 2.根据权利要求1所述的装置，其中，所述加法器电路设置在所述第一集成电路芯片 上。 3.根据权利要求1所述的装置，其中，所述第一集成电路芯片和所述第二集成电路芯 片为堆叠芯片。 4.根据权利要求3所述的装置，其中，所述连接器中的至少一个包含硅通孔(“TSV”)。 5.根据权利要求1所述的装置，其中，所述第一带隙基准电路具有正非零温度系数。 6.根据权利要求1所述的装置，其中，所述第一带隙基准电路具有负非零温度系数。 7.根据权利要求1所述的装置，其中，所述第一带隙基准电路和所述第二带隙基准电 路输出基准电流。 8.根据权利要求1所述的装置，其中，所述第一带隙基准电路和所述第。
5、二带隙基准电 路输出基准电压。 9.一种装置，包括： 第一半导体芯片，具有带有非零温度系数的第一带隙基准电路，并且具有第一输出基 准信号； 加法器电路，设置在所述第一半导体芯片上，用于对所述第一输出基准信号和第二输 出基准信号进行结合，并且输出作为补偿温度的加入的基准信号； 至少一个焊接凸块，设置在所述第一半导体芯片的表面上并且电连接至所述加法器电 路，用于接收所述第二输出基准信号； 第二半导体芯片，具有带有与所述第一带隙基准电路的非零温度系数呈相反极性的非 零温度系数的第二带隙基准电路，并且输出所述第二输出基准信号； 至少一个焊接凸块，设置在所述第二半导体芯片的表面上并且电连接至所述第二输出。
6、 基准信号；以及 中介层，设置在所述第一半导体芯片和所述第二半导体芯片之间，具有与焊接凸块对 准的并且与焊接凸块接触的至少一个通孔导体，所述至少一个通孔导体电连接至所述第一 半导体芯片和所述第二半导体芯片。 10.一种方法，包括： 提供第一多个半导体芯片，每个均具有第一带隙基准电路，用于输出基准信号； 提供第二多个半导体芯片，每个均具有第二带隙基准电路，用于输出基准信号； 确定所述第一多个半导体芯片中的每个芯片和所述第二多个半导体芯片中的每个芯 权 利 要 求 书CN 102609029 A 2/2页 3 片的温度系数； 从所述第一多个半导体芯片中将具有相似极性的温度系数的半导体芯片分类为第一。
7、 组，并从所述第二多个半导体芯片中将具有相似极性的温度系数的半导体芯片分类为第二 组； 将所述第一组的半导体芯片中的一个与所述第二组的半导体芯片中的一个进行配对， 以形成芯片对，从而使所述芯片对的带隙基准电路具有偏置的温度系数；以及 将在所述第一多个半导体芯片和所述第二多个半导体芯片中的成对芯片上的带隙基 准电路的输出端电连接至设置在所配对的芯片中的至少一个上的加法器电路，所述加法器 电路输出温度补偿基准信号。 权 利 要 求 书CN 102609029 A 1/7页 4 带隙基准装置和方法 技术领域 0001 本领域涉及电子电路领域，更具体地，涉及带隙基准装置和方法。 背景技术 0002 用。
8、于高级电子电路和尤其用于在半导体制造过程中作为集成电路(“IC”)所制作 的电路的共同要求是带隙基准电路的使用。带隙基准电路提供理想温度和独立过程变化的 电流基准、或者电压基准。将带隙基准设计为具有零温度系数(“TC”)。在需要固定的电压 基准和电流基准的情况下，带隙基准电路为在多个模拟和混合信号电路中的主要组件。为 了在半导体制造过程中所制作的集成电路装置中通过带隙基准电路确保高精度基准，通常 执行测试测量和装置调整(trimming)程序。通常进行调整步骤，然而该装置仍为诸如芯片 探测(“CP”)或者最终测试(“FT”)阶段的半导体晶片上的芯片形式。执行调整以减少 由于过程变化和第一阶温度。
9、漂移影响所产生的电压还是电流的基准输出的绝对值误差。这 些调整步骤增加了制作成本、并且增加了附加测试成本和装置生产时间。 0003 通常，为了制作温度独立电路，将可预测地与绝对温度(“PTAT”)成正比的输出与 绝对温度互补(“CATA”)的输出结合。以这种方式，电路输出补偿温度漂移并且理想地，该 电路的输出提供基准电流，通常该基准电流与温度无关。然后，可以将输出电流容易地用于 形成同样与温度无关的基准电压输出。然而，实际装置仍然受制于温度漂移误差和过程变 化，并且因此，可以将调整用于去除任何剩余误差。调整通常包括激光调整。可以将该调整 用于调节在电路中的阻抗值以补偿取决于温度且取决于工艺的在。
10、带隙电路输出中所测量 的误差。然而，调整技术的使用需要额外焊盘(additional pad)，这还减少了可用硅区域， 并且如上所述，增加了制作过程的步骤并且增加了制作工艺的成本。 0004 因此，对于带隙基准电路存在持续需求，该带隙基准电路具有对于大范围期望条 件来说不依赖于温度和工艺而不需要调整的输出。带隙基准应与现有半导体制造过程和电 路兼容。 发明内容 0005 为解决上述问题，本发明提供了一种装置，包括：第一集成电路芯片，具有带有非 零温度系数的第一带隙基准电路，并且具有第一输出基准信号；第二集成电路芯片，具有带 有与第一带隙基准电路的非零温度系数呈相反极性的非零温度系数的第二带隙基。
11、准电路， 并且具有第二输出基准信号；加法器电路，设置在第一集成电路芯片和第二集成电路芯片 中的至少一个上，用于对第一输出基准信号和第二输出基准信号进行结合，并且输出结合 的基准信号；以及连接器，用于将第一输出基准信号和第二输出基准信号连接至加法器电 路。 0006 其中，加法器电路设置在第一集成电路芯片上。 0007 其中，第一集成电路芯片和第二集成电路芯片为堆叠芯片。 0008 其中，连接器中的至少一个包含硅通孔(“TSV”)。 说 明 书CN 102609029 A 2/7页 5 0009 其中，第一带隙基准电路具有正非零温度系数。 0010 其中，第一带隙基准电路具有负非零温度系数。 0。
12、011 其中，第一带隙基准电路和第二带隙基准电路输出基准电流。 0012 其中，第一带隙基准电路和第二带隙基准电路输出基准电压。 0013 其中，加法器电路包括电压加法器。 0014 其中，加法器电路包括电流加法器。 0015 此外，还提供了一种装置，包括：第一半导体芯片，具有带有非零温度系数的第一 带隙基准电路，并且具有第一输出基准信号；加法器电路，设置在第一半导体芯片上，用于 对第一输出基准信号和第二输出基准信号进行结合，并且输出作为补偿温度的加入的基准 信号；至少一个焊接凸块，设置在第一半导体芯片的表面上并且电连接至加法器电路，用于 接收第二输出基准信号；第二半导体芯片，具有带有与第一带。
13、隙基准电路的非零温度系数 呈相反极性的非零温度系数的第二带隙基准电路，并且输出第二输出基准信号；至少一个 焊接凸块，设置在第二半导体芯片的表面上并且电连接至第二输出基准信号；以及中介层， 设置在第一半导体芯片和第二半导体芯片之间，具有与焊接凸块对准的并且与焊接凸块接 触的至少一个通孔导体，至少一个通孔导体电连接至第一半导体芯片和第二半导体芯片。 0016 其中，加法器电路为电压加法器。 0017 其中，加法器电路为电流加法器。 0018 其中，第一输出基准信号和第二输出基准信号为电压。 0019 其中，第一输出基准信号和第二输出基准信号为电流。 0020 此外，还提供了一种方法，包括：提供第一。
14、多个半导体芯片，每个均具有第一带隙 基准电路，用于输出基准信号；提供第二多个半导体芯片，每个均具有第二带隙基准电路， 用于输出基准信号；确定第一多个半导体芯片中的每个芯片和第二多个半导体芯片中的每 个芯片的温度系数；从第一多个半导体芯片中将具有相似极性的温度系数的半导体芯片分 类为第一组，并从第二多个半导体芯片中将具有相似极性的温度系数的半导体芯片分类为 第二组；将第一组的半导体芯片中的一个与第二组的半导体芯片中的一个进行配对，以形 成芯片对，从而使芯片对的带隙基准电路具有偏置的温度系数；以及将在第一多个半导体 芯片和第二多个半导体芯片中的成对芯片上的带隙基准电路的输出端电连接至设置在所 配对。
15、的芯片中的至少一个上的加法器电路，加法器电路输出温度补偿基准信号。 0021 该方法进一步包括：将在芯片对中的半导体芯片中的一个堆叠在芯片对中的半导 体芯片中的另一个上；在堆叠的半导体芯片对中的顶部芯片中形成至少一个硅通孔；以及 使用硅通孔将芯片对中的底部芯片中的带隙基准电路的输出端电连接至加法器电路。 0022 该方法进一步包括：提供具有至少一个通孔的倒装芯片中介层，用于通过中介层 连接信号；将在芯片对中的半导体芯片中的一个设置在倒装芯片中介层的一侧的上方，并 且将半导体芯片上的焊接凸块与至少一个通孔对准；将在芯片对中的半导体芯片中的另一 个设置在倒装芯片中介层的相对侧的上方，并且将半导体芯。
16、片上的焊接凸块与相同的至少 一通孔对准；以及使用焊接凸块和经由倒装中介层的至少一个通孔将半导体芯片中的另一 个上的带隙基准电路的输出端电连接至加法器电路。 0023 其中，输出基准信号包括：输出电流。 0024 其中，输出基准信号包括：输出电压。 说 明 书CN 102609029 A 3/7页 6 附图说明 0025 为了更完整地理解本发明、和本发明的优点，现在，参照结合附图所进行的以下描 述。 0026 图1以电路图示出了通过实施例使用的带隙基准电路； 0027 图2以图表示出了用于在温度范围内的图1的带隙基准电路的三条电流曲线； 0028 图3A以电压图示出了用于在来自第一晶片的多个样本。
17、芯片或者全部样本芯片上 所实施的带隙基准电路实施例的电压输出测量，而图3B示出了用于在来自第二晶片的多 个芯片或者全部芯片上所实施的带隙基准电路实施例的电压输出测量。 0029 图4以电路示图示出了用于由诸如从图3A和图3B的样本中所获得的装置的组合 装置对所形成的实施例的电压输出； 0030 图5以剖面图示出了堆叠芯片实施例； 0031 图6以电路图示出了电压加法器实施例； 0032 图7以电路图示出了电流加法器实施例；以及 0033 图8以剖面图示出了倒装芯片和中介层实施例。 0034 附图、图表、以及示图为说明性的并且不是为了限制，而是本发明的实施方式的实 例，为了说明简化了该附图、图表。
18、、以及示图，并且没有按比例绘制该附图、图表以及示图。 具体实施方式 0035 下文中，详细论述了本优选实施例的制作和使用。然而，应该理解，本发明提供了 可以在各种具体背景中实现的多种可应用发明概念。所论述的具体实施例仅示出了制作和 使用本发明的具体方式，并且不是限制本发明的范围。 0036 现在，详细描述的本申请的实施例提供了新方法和装置，该新方法和装置提供了 温度和过程补偿带隙基准电路而不用调整。 0037 在实施例中，在选择具有相反温度漂移作用的装置的情况下，通过连接均具有带 隙基准电路的两个半导体装置来补偿带隙基准电路，并且因此，补偿组合带隙电路输出。在 实施例中，连接堆叠装置。例如，堆。
19、叠两个集成电路芯片并且将这两个集成电路芯片电连接 在一起。可以将这些芯片配置为提供包括通过多个实施例使用的带隙基准电路的堆叠芯片 配置。通过使用温度漂移测量结果选择两个堆叠芯片的顶部芯片和底部芯片，可以选择两 个芯片以使带隙基准电路具有相反温度漂移。可以在简单电流或者电压加法器中结合将这 两个电路输出以形成温度补偿电压或者电流输出，其中在这两个芯片之一上形成该简单电 流或者电压加法器。 0038 在实施例中，可以将硅通孔(“TSV”)用于连接在两个芯片之间的电路输出。在使 用中介层、焊接凸块、或者微凸块的堆叠芯片配置中，例如，可以将芯片配置在倒装芯片中 介层的任何一侧面上，并且通过在中介层中的。
20、通孔连接该芯片。因此，通过把来自带隙基准 电路的正温度系数输出和来自另一带隙基准电路的负温度系数输出相加，并且使用适当加 权，可以获得零温度系数基准电流(或者基准电压)而不需要调整。 0039 图1示出了典型带隙基准电路示图。输出电压vout理想地为基准电压，该基准 电压在工作温度的范围内是恒定的(该基准电压具有零温度系数或者“零TC”)。通常，例 说 明 书CN 102609029 A 4/7页 7 如，规定集成电路在零下40摄氏度125摄氏度之间运行。在图1中，比较放大器A1将在 “in-”端处的电压与在“in+”端处的电压进行比较。输出端形成驱动P沟道MOS晶体管M1、 M2、以及M3的。
21、栅极接线端的控制电压“vcntl”。晶体管M1和M2用作由PNP双极晶体管T1 和T2所形成的PTAT电路的电流源，该PTAT电路具有连接在一起并且连接至接地端和集电 极的基极端，从而该双极晶体管T1和T2一直导通，并且电阻器Rp导电。然后，具有正TC 的与绝对温度(IPTAT)成正比的电流通过阻抗Rp流动。通过电阻器Rc来拉动与绝对温度 (ICTAT)互补的补偿电流。把这些电流在节点“A”处加在一起。通过P沟道MOS晶体管来 反射进入节点A的电流。将标记Iref的该输出电流施加给电阻器Ro以形成电压vout。在 理想情况下，电流Iref恒定并且与温度无关，当电流IPTAT增大时，电流ICTA。
22、T减小，并且 反之亦然，以形成零TC基准电路。 0040 图2示出了在用于诸如图1中所描述的电路的典型带隙基准电路的温度范围内 的三个电流IPTAT、ICTAT、以及IREF的图表。正TC电流IPTAT随着温度增加。负TC电流 ICTAT随着温度增加而减小。如图2所示，基准电流IREF不是理想电流并且因此，优选地， 基准电流在该温度范围内不恒定，而是保持在该温度范围内的某一电流范围内。 0041 在传统方法中，在制作以后，可以将调整用于调节带隙电路的响应。在调整中，可 以执行使用激光调节器机械调节阻抗，或者可以执行使用反熔丝或者电可编程熔丝以及阻 抗阵列调节电容器值。在任何情况下，调整需要额外。
23、测试焊点、确认调整结果的额外测试、 以及额外时间。在把晶片切成独立芯片以前，或者稍后在诸如最后测试(FT)阶段的制作阶 段，可以在晶片探测或者接触探测(CP)阶段执行调整。在任何情况下，期望消除调整并且 释放需要的对应额外硅区域，还消除了对于制作装置所需要的额外时间或者步骤。 0042 为了将当前制作的多个半导体装置配置在堆叠芯片中、或者甚至配置在堆叠式封 装、配置中。作为用于增加存储密度的方法，众所周知使用相同的或者几乎相同的存储芯片 的堆叠芯片封装。此外，为了提供在单个堆叠式装置中的处理器和存储器功能，已知诸如 非易失性程序存储器或者甚至具有微处理器芯片的快速存取DRAM存储器的堆叠式存储。
24、芯 片。作为减少在电路板上或者在装置中的引线数和组件数量的装置，堆叠芯片变得日益盛 行，同时还提高了装置的集成功能和总体计算能力。 0043 当堆叠芯片时，例如，可以使用硅通孔(“TSV”)技术来形成将芯片连接在一起的 垂直路径。该垂直连接技术提供了从芯片的底部表面延伸至有源装置的在硅衬底中的垂直 通孔，或者有时，提供了完全通过该装置形成垂直堆叠导体的所有方式。在任何情况下，可 以使用TSV来电连接两个堆叠在一起的芯片。 0044 在某些可选实施例配置中，在使用热可回流焊接凸块或者微凸块将通孔连接至诸 如PCB板或者硅中介层的中介层的情况下，形成堆叠芯片封装。微凸块为形成在集成电路 的信号焊点。
25、上的较小焊接凸块。然后，IC可以为“倒装的”并且焊料可以为回流以形成与中 介层焊点的电连接。中介层可以提供与类似地安装在相对侧面上芯片的垂直连接，从而可 以通过在中介层中的通孔垂直连接两个芯片。作为选择，可以通过将芯片安装在中介层的 相同侧面上以多个芯片模块(MCM)的形式安装芯片。在该配置中，中介层包括水平导体和 垂直导体以制作两个芯片的电连接。 0045 当以组合方式使用这两个芯片时，如果这两个芯片具有相同或者类似带隙基准电 路，则本文中的实施例提供了不需要调整的补偿方案。通过接触探测测试装置或者晶片级 说 明 书CN 102609029 A 5/7页 8 测试装置并且识别具有正、以及负温。
26、度漂移和过程变化的装置，可以将装置适当一起配对， 并且可以结合带隙电路输出以形成温度补偿带隙电压或者电流基准。 0046 考虑两个芯片配置，适用于作为在第一晶片1上的堆叠芯片配置中的顶部芯片或 者上部芯片的芯片，和适用于作为在形成在第二晶片2上的堆叠式配置中的底部芯片的芯 片。在图3A中，测量样本数量并且对于带隙电路绘制测试。如图3A所示，对于在晶片1上 的上部芯片，样本A1输出小于在给定操作点处的期望的电压，在点B1处的样本输出更大电 压，在点C1处的样本输出接近中点电压Vm的电压，以及在点D1和E1处的样本等。类似地， 对于第二晶片，如图3B所示，对于点A2、B2、C2、D2、以及E2绘制。
27、样本。以这种方式，在测试 以后，可以将在晶片上的单独芯片“放入”具有类似温度漂移的多个组。在样本通常为在受 测晶片上的芯片的同时，在晶片单一元件化以后，可以将样本放入(bin)测试的单独芯片， 或者在另一实施例中，如果代替堆叠芯片使用堆叠封装装置，则可以将样本放入集成电路。 0047 通过将来自第一组的这些放入的样本装置与从第二组所获得的芯片配对，在以补 偿漂移的方式进行配对的情况下，然后，组合电路可以形成温度和过程补偿输出。 0048 图4示出了使用从以上晶片W1和晶片W2所选择的成对装置对于成对带隙基准电 路获得的输出电压。例如，装置A1可以与装置E2配对，装置B1可以与装置D2配对等。通。
28、 过将这些装置与呈现相反漂移的其他装置配对，可以实现温度补偿和过程漂移补偿而不需 要调整。 0049 图5描绘了示出在堆叠芯片配置51中连接在一起的两个装置的简化剖面图。在 图5中，芯片55为顶部芯片，并且芯片65为底部芯片。如下文中将描述的，在这些芯片的 至少一个芯片上的电路包括电压或者电流加法器以形成结合的输出信号。其他装置不需要 该电路。在可选实施例设计中，所有的装置包括加法器电路并且仅对于成对装置之一能够 使用程序码、熔断器、多路转换器、或者其他选择方法。在任何情况下，通过TSV 71和73连 接需要连接耦合在芯片55和65中所实现的两个带隙电路的信号，在这种情况下，TSV 71和 7。
29、3通过上芯片55的半导体衬底延伸。示出形成在层57中的电路54和58。可以形成这些 电路作为在衬底59的正上方的金属化层，同时将在这里看不到的诸如形成在半导体衬底 中的晶体管的有源装置也连接至金属化电路。芯片65，底部芯片具有形成在压在衬底69的 上面的层67中的类似电路64和68，该衬底还包括这里不可见的有源装置。将两个堆叠芯 片连接在一起以形成完整装置。作为实例示出了TSV 71和73；可以将多个更多通孔用于 连接装置55和65。 0050 为了结合在实施例中的两个带隙基准电路的输出，可以将加法器电路设置在装置 对的两个装置之一中。图6示出了电压加法器实施例电路图。在图6中，例如，在底部芯。
30、片 上形成电压基准电路83。带隙基准部件84对应于在图1中的带隙基准电路。P沟道装置 M32和阻抗Ro2对应于在图1中的PMOS装置M3和输出电阻器Ro。对于带隙基准电路，为 了简单，没有示出带隙电路84的剩余电路。输出缓冲电路由放大器A2、PMOS晶体管M62、 以及电阻器R62形成。该电路将在底部装置上的带隙基准电路与加法器电路隔离，并且提 供了输出Vref2。 0051 在图6中，示出了具有形成输出电路82的部件M31和Ro1的第二带隙基准电路 85，该输出电路82对应于图1的带隙基准电路的输出部。此外，为了简单省略了带隙基准 电路的剩余部件，现在，在堆叠芯片对的顶部芯片上实施该带隙电路。
31、的剩余部件。定标电路 说 明 书CN 102609029 A 6/7页 9 由PMOS晶体管M63和电阻器R63形成。通过改变晶体管M63M31的尺寸比，和电阻器 R63R01的值比，可能定标需要的输出电压Vref1。图6的TSV元件将输出电压Vref2从 底部芯片基准电路83连接至输出电压Vout，并且然后，加法器将电压Vref1和Vref2加起 来。通过将实施电路85和83的这两个装置配对以补偿温度漂移，即，通过选择具有类似补 偿值的一正TC装置和一负TC装置，补偿输出Vout而没有调整。可以将定标装置用于进一 步调节所需要的电压以获得校正输出电压Vout。 0052 图7示出了电流输出加。
32、法器电路的实施例。此外，上芯片基准电路82示出了部分 带隙基准电路，包括晶体管M31和电阻器Ro1的输出部。为了清楚，没有示出带隙电路的剩 余部件。下芯片基准电路84示出了部分带隙基准电路，如前所述的晶体管M32和电阻器 Ro2。在上芯片上的晶体管M73提供了将电流Iref1输出至输出端的电流反射镜并且晶体 管M72提供了在下芯片上的输出端处的电流Iref2。在上芯片处将这些电流加在一起以形 成Iout，并且图7中的TSV把电路连接起来。虚线区域77表示晶体管M31和M73用作定标 电路；在该非限定实例中，定标为11。类似地，虚线区域79表示晶体管M32和M72可以 对电流Iref2定标；在该。
33、非限制实例中，定标为11。通过选择上芯片装置和下芯片装置 以具有相反补偿极性温度系数TC，可以使输出电流Iout具有近似零TC。另外，定标电路可 能进一步调节电流Iref1和Iref2的独立加权因子。 0053 图8以剖面图示出了使用中介层和倒装芯片方法连接芯片对的电路的可选实施 例。此外，示出了由衬底59和在层57中的电路58和54所形成的上芯片55，但是现在，该 芯片已被翻转并且面对中介层77。示出了与中介层导体79对准的焊接凸块83，该焊接凸 块83小到足以被视为微凸块。中介层77可以由PCB材料、硅、其他半导体材料、软性衬底 或者膜所形成，其中该中介层提供了电隔离并且通过一层或者多层导。
34、体，对于本领域的技 术人员，已知从一侧至另一侧的导电通路。类似地，现在，示出了定位在中介层77以下的下 芯片65并且该下芯片65具有与中介层导体79对准的焊接凸块或者微凸块81。此外，芯 片65包括如前所述配置的在层67中的电路64和68，以及衬底69。通过将在下芯片上的 带隙基准电路的输出连接至微凸块81并且将在上芯片上的带隙基准电路的输出连接至微 凸块83并且，使用焊接回流连接，完成与中介层77的物理连接和电连接，代替在图5中所 示的TSV，可以通过中介层来连接这两个带隙基准电路。 0054 在实施例中，装置包括：第一集成电路芯片，该第一集成电路芯片具有带有非零温 度系数的第一带隙基准电路。
35、，并且具有第一输出基准信号；第二集成电路芯片具有带有与 第一带隙基准电路的温度系数呈相反极性的非零温度系数的第二带隙基准电路，并且具有 第二输出基准信号；加法器电路，设置在第一集成电路芯片和第二集成电路芯片中的至少 一个上，用于对第一输出基准信号和第二输出基准信号进行结合，并且输出结合的基准信 号；以及连接器，用于将第一输出信号和第二输出信号连接至加法器电路。 0055 在实施例中，装置包括：第一半导体芯片，具有带有非零温度系数的第一带隙基准 电路，并且具有第一输出基准信号；加法器电路，设置在第一半导体芯片上，用于对第一输 出基准信号与第二输出基准信号进行结合，并且输出作为补偿温度的加入的基准。
36、信号；至 少一个焊接凸块，设置在第一半导体芯片的表面上并且电连接至加法器电路，用于接收第 二输出基准信号；第二半导体芯片，具有带有与第一带隙基准电路的温度系数呈相反极性 的非零温度系数的第二带隙基准电路，并且输出第二输出基准信号；至少一个焊接凸块，设 说 明 书CN 102609029 A 7/7页 10 置在第二半导体芯片的表面上并且电连接至第二输出基准信号；以及中介层，设置在第一 半导体芯片和第二半导体芯片之间，具有与焊接凸块对准的并且与焊接凸块接触的至少一 个通孔导体，至少一个通孔导体电连接至第一半导体芯片和第二半导体芯片。 0056 在实施例中，方法包括：提供第一多个半导体芯片，每个均。
37、具有用于输出基准信号 的第一带隙基准电路的第一多个半导体芯片；提供第二多个半导体芯片，每个均具有用于 输出基准信号的第二带隙基准电路的第二多个半导体芯片；经由探针测试确定用于第一多 个半导体芯片中和第二多个半导体芯片中的每个芯片的温度系数；从第一多个半导体芯片 中将具有相似极性的温度系数的半导体芯片分类为第一组，并从第二多个半导体芯片中将 具有相似极性的温度系数的半导体芯片分类为第一组将半导体芯片分类为具有类似极性 的温度系数的来自第一多个半导体芯片的第一组，并且分类为具有类似极性的温度系数的 来自第二多个半导体芯片的第二组；将第一组的半导体芯片之一中的一个与第二组的半导 体芯片之一中的一个配。
38、对，以形成芯片对，从而半导体芯片对的带隙基准电路具有补偿偏 置的温度系数；并且将在第一多个半导体芯片和第二多个半导体芯片的成对芯片上的带隙 基准电路的输出端连接至设置在成对半导体芯片之一上的加法器电路，该加法器电路输出 温度补偿基准信号。 0057 而且，本应用的范围不是为了限制在说明书中所述的结构、方法、以及步骤的特定 实施例。作为本领域的普通技术人员之一，通过本发明的公开将容易理解现存的或者稍后 要改进的处理或者步骤，可以根据本发明利用执行与本文所述的对应实施例基本相同的功 能或者实现与本文所述的对应实施例基本相同的结果的处理或者步骤。因此，所附权利要 求是为了包括在这些处理或者步骤的范围内。 说 明 书CN 102609029 A 10 1/6页 11 图1 图2 说 明 书 附 图CN 102609029 A 11 2/6页 12 说 明 书 附 图CN 102609029 A 12 3/6页 13 图4 图5 说 明 书 附 图CN 102609029 A 13 4/6页 14 图6 说 明 书 附 图CN 102609029 A 14 5/6页 15 图7 说 明 书 附 图CN 102609029 A 15 6/6页 16 图8 说 明 书 附 图CN 102609029 A 16 。