隔离结构、具有其的半导体器件及制造该隔离结构的方法.pdf

摘要
申请专利号：	CN201210212313.4	申请日：	2012.06.21
公开号：	CN103011048A	公开日：	2013.04.03
当前法律状态：	授权	有效性：	有权
法律详情：	授权\|\|\|实质审查的生效IPC(主分类):B81B 3/00申请日:20120621\|\|\|公开
IPC分类号：	B81B3/00; B81C1/00	主分类号：	B81B3/00
申请人：	美格纳半导体有限公司
发明人：	崔莹石; 郑显泰; 朴应烈; 李多淳
地址：	韩国忠清北道
优先权：	2011.09.26 KR 10-2011-0097161
专利代理机构：	北京集佳知识产权代理有限公司 11227	代理人：	蔡胜有;董文国
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内容摘要

本发明提供了半导体的隔离结构、具有其的半导体器件以及制造所述隔离结构的方法。半导体器件的隔离结构可以包括形成在衬底中的沟槽、形成在所述沟槽的底表面和内侧壁上的氧化物层、形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物、以及填充所述沟槽的填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构。

权利要求书

权利要求书一种半导体器件的隔离结构，包括：
形成在衬底中的沟槽；
形成在所述沟槽的底表面和内侧壁上的氧化物层；
形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物；以及
填充所述沟槽的所述填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构。
根据权利要求1所述的隔离结构，其中所述氧化物层包括：
形成在所述沟槽的所述底表面和所述内侧壁中的第一氧化物层；以及
形成在所述第一氧化物层上的第二氧化物层。
一种半导体器件的隔离结构，包括：
形成在衬底中的沟槽；
形成在所述沟槽的底表面和内侧壁中的第一氧化物层；
形成在所述第一氧化物层上的氮化物层；
形成在所述氮化物层上的第二氧化物层；
形成在所述第二氧化物层上以填充所述沟槽的内部的一部分的填充物；以及
填充所述沟槽的所述填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层。
根据权利要求3所述的隔离结构，包括形成在所述沟槽的内侧壁与氧化物层之间的边界区域上的底切结构。
根据权利要求2所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有在至范围内的厚度。
根据权利要求4所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有在至范围内的厚度。
根据权利要求2所述的隔离结构，其中所述沟槽是通过两个蚀刻过程形成的深沟槽，并且所述底切结构形成在所述深沟槽的内侧壁上至与沟槽结构的底表面对应的深度，所述沟槽结构是在所述深沟槽形成前通过多个蚀刻过程中之一形成的。
根据权利要求4所述的隔离结构，其中所述沟槽是通过两个蚀刻过程形成的深沟槽，并且所述底切结构形成在所述深沟槽的内侧壁上至与沟槽结构的底表面对应的深度，所述沟槽结构是在所述深沟槽形成前通过多个蚀刻过程中之一形成的。
根据权利要求7所述的隔离结构，其中所述深沟槽形成为距所述衬底的上表面10μm至40μm的深度，以及
所述底切结构形成为距所述衬底的上表面3μm至7μm的深度。
根据权利要求8所述的隔离结构，其中所述深沟槽形成为距所述衬底的上表面10μm至40μm的深度，以及
所述底切结构形成为距所述衬底的上表面3μm至7μm的深度。
根据权利要求2所述的隔离结构，其中所述填充物填充至比所述沟槽的上表面低至的深度。
根据权利要求4所述的隔离结构，其中所述填充物填充至比所述沟槽的上表面低至的深度。
根据权利要求2所述的隔离结构，还包括通过LOCOS形成在所述隔离结构的一侧或两侧上的场氧化物层。
根据权利要求4所述的隔离结构，还包括通过LOCOS形成在所述隔离结构的一侧或两侧上的场氧化物层。
根据权利要求2所述的隔离结构，其中所述填充物是多晶硅材料。
根据权利要求4所述的隔离结构，其中所述填充物是多晶硅材料。
根据权利要求5所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有65％至75％的覆盖率。
根据权利要求6所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有65％至75％的覆盖率。
根据权利要求2所述的隔离结构，还包括形成在所述沟槽与所述第一氧化物层之间的边界区域上的氮化物层。
根据权利要求3所述的隔离结构，其中所述氮化物层也形成于沉积在所述衬底的上部上的所述第四氧化物层之间。
一种制造半导体器件的隔离结构的方法，所述方法包括：
通过多次蚀刻衬底形成深沟槽；
沿着所述深沟槽的内侧形成第一氧化物层，然后使所述第一氧化物层退火；
在所述第一氧化物层上形成第二氧化物层，然后使所述第二氧化物层退火；
利用填充物填充所述深沟槽的内部的在所述第二氧化物层上的部分；
蚀刻以使得所述第一氧化物层的和所述第二氧化物层的上部朝向所述深沟槽向下凹陷；
蚀刻所述填充物以使得所述填充物仅存在于所述深沟槽的内部的部分上；以及
在所述第一氧化物层、所述第二氧化物层以及所述填充物上形成第四氧化物层。
根据权利要求21所述的方法，包括在所述深沟槽的内侧壁与所述第一氧化物层之间的边界区域上形成底切结构。
根据权利要求21所述的方法，其中形成所述深沟槽包括：
通过蚀刻所述衬底形成第一沟槽；以及
通过附加蚀刻所述第一沟槽的底表面形成第二沟槽。
根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均沉积至至的厚度。
根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均在1050℃至1200℃下退火。
根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均退火1至2小时。
根据权利要求23所述的方法，其中所述第一沟槽形成为距所述衬底的上表面3μm至7μm的深度。
根据权利要求23所述的方法，其中在所述深沟槽的内侧壁上形成底切结构至与所述第一沟槽的底表面对应的深度。
根据权利要求21所述的方法，其中所述深沟槽形成为距所述衬底的上表面10μm至40μm的深度。
根据权利要求23所述的方法，其中形成所述第一沟槽包括：
通过在所述衬底上依次堆叠垫氧化物层、掩模氮化物层以及掩模氧化物层并且使堆叠的结构图案化来形成硬掩模图案；
通过利用所述硬掩模图案蚀刻所述衬底来形成所述第一沟槽；以及
移除在形成所述第一沟槽期间产生的聚合物。
根据权利要求30所述的方法，其中形成所述第二沟槽包括：
在所述第一沟槽的底表面和内侧壁上形成第三氧化物层；
通过蚀刻形成在所述第一沟槽的底表面上的所述第三氧化物层以及之下的衬底区域来形成所述第二沟槽；以及
移除在形成所述第二沟槽期间产生的聚合物。
根据权利要求31所述的方法，还包括：
在形成所述第二沟槽后，实施氮化物层凹陷工艺以蚀刻在所述硬掩模图案内的所述掩模氮化物层；
湿蚀刻在所述硬掩模图案内的所述掩模氧化物层；以及
实施侧壁氧化工艺以在所述深沟槽的内侧壁上形成用于沟道阻挡离子注入的缓冲氧化物层。
根据权利要求32所述的方法，还包括利用所述缓冲氧化物层来实施沟道阻挡离子注入。
根据权利要求33所述的方法，还包括在利用所述填充物填充所述深沟槽的内部之后通过化学机械抛光(CMP)使所述衬底的上表面平坦化。
根据权利要求33所述的方法，还包括：
在利用所述填充物填充所述深沟槽的内部后，实施第一CMP以保留所述第一氧化物层的在所述衬底的上表面上的一部分；以及
在所述第一CMP后，湿蚀刻保留在所述衬底的上表面上的所述第一氧化物层以及氧化物层的保留在所述第一沟槽的内侧壁上的一部分。
根据权利要求35所述的方法，包括：
在形成所述第四氧化物层后，实施第二CMP来进行平坦化以便部分蚀刻所述衬底的表面上的所述掩模氮化物层；以及
移除所述掩模氮化物层。
根据权利要求21所述的方法，其中所述填充物的蚀刻包括蚀刻以使得所述填充物的上表面存在于距所述深沟槽的上表面至的深度。
根据权利要求24所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均具有65％至75％的覆盖率。

说明书

说明书隔离结构、具有其的半导体器件及制造该隔离结构的方法
相关申请的交叉引用
根据35U.S.C.§119(a)，本申请要求于2011年9月26日在韩国知识产权局提交的韩国专利申请10‑2011‑0097161的权益，通过引用将其整个公开内容并入本文用于所有目的。
技术领域
以下描述涉及隔离结构、具有隔离结构的半导体、制造隔离结构的方法，以及例如涉及包括深沟槽隔离(DTI)结构的半导体器件的隔离结构及其制造方法。
背景技术
随着电子工程的最近进展，对于尺寸紧凑型多功能电子装置的需求已经急剧增长。片上系统(system on chip，SoC)是一种开发以满足这种增长的需求的技术。SoC技术涉及实施将多个器件集成到单个芯片中的系统。
因为微机电系统(Micro‑Electro‑Mechanical Systems，MEMS)或纳机电系统(Nano‑Electro‑Mechanical Systems，NEMS)技术的最近开发以及引入，在单个芯片上实施多个器件的尝试也增加了。
然而，这种技术存在的一个问题是：在多个器件集成在一个衬底上时，两个或更多个器件之间的干扰的可能性增加。例如，当产生电干扰时，电干扰可能影响衬底上其它器件的运行，可能引起器件的各种故障。
通常，为了防止上述问题，制造使衬底上的各个器件电隔离的隔离结构。
沟槽隔离是形成器件隔离结构的常用技术。在沟槽隔离技术中，沟槽形成至硅衬底的预定深度，将氧化物层埋在沟槽中，并且通过化学机械抛光移除氧化物层的不必要的部分，在硅衬底中留下器件隔离结构。
然而，传统的沟槽隔离方法具有缺点。即在使用抛光工艺形成深沟槽时，对半导体衬底造成蚀刻损伤，并且还在衬底表面上形成缺陷区域。这些损伤或缺陷会造成半导体内器件之间的电流泄漏。
图1包括在根据传统技术制造的半导体器件的物理分析中获得的电子显微镜图像。如在图1中的第一电子显微镜图像所示的，半导体器件的衬底表面上产生缺陷。
此外，因为难以设计适当的厚度或加工条件，所以形成为与接受高偏压的器件相邻的深沟槽隔离(deep trench isolation，DTI)结构表现出泄漏电流的增加。
此外，使用制造器件隔离的传统技术涉及例如在填充深沟槽内部期间造成半导体器件的物理缺陷如空隙的高风险。
发明内容
在一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁上的氧化物层，形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物，填充所述沟槽的填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构(undercut structure)。
所述隔离结构的一般性方面还可以提供：所述氧化物层包括形成在所述沟槽的底表面和内侧壁中的第一氧化物层以及形成在所述第一氧化物层上的第二氧化物层。
在另一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁中的第一氧化物层，形成在所述第一氧化物层上的氮化物层，形成在所述氮化物层上的第二氧化物层，形成在所述第二氧化物层上以填充所述沟槽的内部的一部分的填充物，以及填充所述沟槽的填充物的上部至高于沟槽的上表面的高度的第四氧化物层。
所述隔离结构的一般性方面还可以包括形成在沟槽的内侧壁与氧化物层之间的边界区域上的底切结构。
所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有在至的范围内的厚度。
所述隔离结构的一般性方面还可以提供：沟槽是通过两个蚀刻过程形成的深沟槽，并且在深沟槽的内侧壁上形成底切结构至与沟槽结构的底表面对应的深度，所述沟槽结构是在深沟槽形成前通过多个蚀刻过程中之一形成的。
所述隔离结构的一般性方面还可以提供：深沟槽形成为距衬底的上表面10μm至40μm的深度，以及底切结构形成为距衬底的上表面3μm至7μm的深度。
所述隔离结构的一般性方面还可以提供：填充物填充至比沟槽的上表面低至的深度。
所述隔离结构的一般性方面还可以包括通过硅的局部氧化(LOCOS)形成在隔离结构的一侧或两侧上的场氧化物层。
所述隔离结构的一般性方面还可以提供：填充物为多晶硅材料。
所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有65％至75％覆盖率。
所述隔离结构的一般性方面还可以包括形成在沟槽与第一氧化物层之间的边界区域上的氮化物层。
所述隔离结构的一般性方面还可以提供：氮化物层还形成于沉积在衬底的上部上的第四氧化物层之间。
在另一个一般性方面，提供一种制造半导体器件的隔离结构的方法，所述方法包括：通过多次蚀刻衬底来形成深沟槽；沿着所述深沟槽的内侧形成第一氧化物层，然后使所述第一氧化物层退火；在所述第一氧化物层上形成第二氧化物层，然后使所述第二氧化物层退火；利用填充物填充所述深沟槽的内部的在所述第二氧化物层上的部分；蚀刻以使得所述第一氧化物层的和所述第二氧化物层的上部朝向所述深沟槽向下凹陷；蚀刻所述填充物以使得所述填充物仅存在于所述深沟槽的内部的部分上；以及在所述第一氧化物层、第二氧化物层和填充物上形成第四氧化物层。
所述方法的一般性方面还可以包括在深沟槽的内侧壁与第一氧化物层之间的边界区域上形成底切结构。
所述方法的一般性方面还可以提供：形成深沟槽包括通过蚀刻衬底形成第一沟槽，以及通过附加蚀刻所述第一沟槽的底表面形成第二沟槽。
所述方法的一般性方面还可以提供：将第一氧化物层和第二氧化物层中的每一个均沉积至至的厚度。
所述方法的一般性方面还可以提供：使第一氧化物层和第二氧化物层中的每一个均在1050℃至1200℃退火。
所述方法的一般性方面还可以提供：使第一氧化物层和第二氧化物层中的每一个均退火1至2小时。
所述方法的一般性方面还可以提供：第一沟槽形成为距衬底的上表面3μm至7μm的深度。
所述方法的一般性方面还可以提供：在深沟槽的内侧壁上形成底切结构至与所述第一沟槽的底表面对应的深度。
所述方法的一般性方面还可以提供：深沟槽形成为距衬底的上表面10μm至40μm的深度。
所述方法的一般性方面还可以提供：形成第一沟槽包括：通过在衬底上依次堆叠垫氧化物层、掩模氮化物层和掩模氧化物层并使该堆叠的结构图案化来形成硬掩模图案；通过利用硬掩模图案蚀刻衬底来形成第一沟槽；以及移除在第一沟槽形成期间产生的聚合物。
所述方法的一般性方面还可以提供：形成第二沟槽包括：在第一沟槽的底表面和内侧壁上形成第三氧化物层；通过蚀刻形成在第一沟槽的底表面上的第三氧化物层以及之下的衬底区域来形成第二沟槽；以及移除在第二沟槽形成期间形成的聚合物。
所述方法的一般性方面还可以包括：在形成第二沟槽后，实施氮化物层凹陷工艺以蚀刻在硬掩模图案内的掩模氮化物层；湿蚀刻在硬掩模图案内的掩模氧化物层；以及实施侧壁氧化工艺以在深沟槽的内侧壁上形成用于沟道阻挡离子注入(channel blocking ion implantation)的缓冲氧化物层。
所述方法的一般性方面还可以包括：利用缓冲氧化物层实施沟道阻挡离子注入。
所述方法的一般性方面还可以包括：在利用填充物填充深沟槽的内部之后通过化学机械抛光(chemical mechanical polishing，CMP)使衬底的上表面平坦化。
所述方法的一般性方面还可以包括：在利用填充物填充深沟槽的内部之后，实施第一CMP以保留第一氧化物层的在衬底的上表面上的一部分；以及在第一CMP后，对保留在衬底的上表面上的第一氧化物层以及氧化物层的保留在第一沟槽的内侧壁上的一部分进行湿蚀刻。
所述方法的一般性方面还可以包括：在形成第四氧化物层后，实施第二CMP来平坦化以使得衬底的表面上的掩模氮化物层得到局部蚀刻；以及移除所述掩模氮化物层。
所述方法的一般性方面还可以提供：蚀刻填充物包括蚀刻以使得填充物的上表面存在于距深沟槽的上表面至的深度。
所述方法的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有65％至75％的覆盖率。
通过以下详述、附图以及权利要求书，可以明了其它的特征和方面。
附图说明
图1是示出根据传统技术制造的隔离结构的缺陷的视图。
图2A至图2J是示出根据一个一般性方面制造半导体器件的隔离结构的方法的实例的视图。
图2K是示出在根据一个一般性方面制造隔离结构的方法期间的半导体器件的视图。
图3是示出根据一个一般性方面的半导体器件的实例的视图。
图4和图5是示出根据一个一般性方面的半导体器件的隔离结构的实例的视图。
在整个附图和详述中，除非另有描述，否则应理解相同的附图标记表示相同的要素、特征以及结构。为了清楚、说明和方便，可以放大这些要素的相对尺寸和描绘。
具体实施方式
提供以下详细描述以帮助读者全面理解本文描述的方法、装置和/或系统。因此，也将向本领域普通技术人员建议本文所述的系统、装置和/或方法的各种变化、修改以及等效物。此外，为了清楚和简洁，可省略公知功能和结构的描述。
应理解本公开的特征可以以不同的形式实施并且不应当认为受限于上述实例。而是，提供所述实例以使得使本公开充分和完整，并且使得本领域普通技术人员理解本公开的完整范围。为了清楚地示出实例的特征，附图未必是按比例绘制的并且在某些情况下比例可以放大。此外，在第一层称为在第二层“上”或在衬底“上”时，其可能不仅指第一层直接形成在第二层或衬底上的情况，还可能指在第一层与第二层或衬底之间存在第三层的情况。
根据一个一般性方面，提供其中衬底没有缺陷的隔离结构，并且通过使制造期间产生的蚀刻损伤和物理损伤(包括空隙)最小化来减少电流泄漏。根据其它一般性方面，提供用于生产这种隔离结构以及具有这种隔离结构的半导体器件的制造方法。
图2A至图2J为示出根据一般性方面制造隔离结构180的方法的一个实例的横截面视图，提供该实例以说明以上提到的隔离结构180的制造方法。
根据一个实施方案，蚀刻衬底100以首先形成第一沟槽125，然后接着蚀刻第一沟槽125的底表面以形成第二沟槽130(图2)。第二沟槽130距衬底100的表面的深度大于第一沟槽125的深度，并且第一沟槽和第二沟槽形成深沟槽。因为深沟槽是通过两个蚀刻过程制造的，所以可以减少蚀刻损伤。此外，可以减少如图1所示的衬底表面上的硅晶体缺陷或位错。
然后，在深沟槽内部形成氧化物层140，并且通过填充填充物150形成隔离结构180。形成氧化物层140可以包括两个过程。也就是说，氧化物层140可以包括：在沟槽内部的底表面和内侧壁上直接形成的第一氧化物层141；以及在第一氧化物层141上形成的第二氧化物层142。在第一氧化物层141形成后实施第一退火工艺，在第二氧化物层142形成后实施第二退火工艺。通过以上说明的过程，能够减少泄漏穿过隔离结构180的泄漏电流，并且还能缓解在后续工艺中因氧化物层140的收缩而产生的应力。
首先，图2A和图2B是说明用于形成第一沟槽125的方法的视图。
参见图2A，在衬底100上形成材料层110。如本文所使用的，衬底100可以指一般硅衬底100或高电阻率硅衬底100。本文的材料层110(如图2A所示)例如指包括掩模氮化物层111和掩模氧化物层112的部分。
例如，通过氧化衬底100的表面可以形成垫氧化物层(未示出)，并且可以在垫氧化物层上形成掩模氮化物层111。垫氧化物层和掩模氮化物层111的厚度及其形成条件可以随实例而不同。例如，垫氧化物层可以具有在至之间的厚度，掩模氮化物层111可以具有在至之间的厚度。
在掩模氮化物层111形成后，可以在掩模氮化物层111的上表面上形成掩模氧化物层112。在一个一般性方面，可以将掩模氧化物层112实现为高密度等离子体(high density plasma，HDP)氧化物层。例如，在将衬底100装载进HDP室内部后，可以引入HDP沉积源，从而在掩模氮化物层111的表面上沉积HDP氧化物层112。本文使用的“HDP沉积源”可以包括：包含硅烷(SiH4)气体和氧气(O2)气体的源气体、包含氦的载气以及包含氢的还原气体。可以将掩模氧化物层112设置成具有约在至的范围内的厚度。
因此，在掩模氧化物层112形成后，通过使用光刻胶图案(未示出)的光刻工艺限定沟槽图案。然后，可以通过移除限定区域内的掩模氧化物层112和掩模氮化物层111来形成硬掩模图案。例如，在通过干蚀刻移除掩模氧化物层112和掩模氮化物层111后，可以通过灰化和piranha清洗(piranha cleaning)移除光刻胶。
然而，提供硬掩模图案的各层的厚度仅仅是为了举例描述的目的而不应当限于任何特定的数值。
然后，参见图2B，通过蚀刻暴露的衬底100形成第一沟槽125。为了方便说明，以下将形成第一沟槽125的蚀刻工艺称作第一蚀刻工艺。第一沟槽125可以具有在3μm至7μm范围内的深度。第一沟槽125的深度可以设定为3μm至7μm，以防止由于第二蚀刻工艺在第二沟槽130的两侧上形成的底切结构101导致的场集中的产生，并且也考虑到高压器件处的高压结的深度。
尽管图2B示出矩形形状的第一沟槽125，但是第一沟槽125的横截面也可以是具有倾斜的内侧壁的平行四边形。此外，在俯视图中，待形成隔离器件180的第一沟槽125可以形成为包围待隔离的电路器件。
在第一蚀刻工艺后，可以进行清洗工艺以清除在沟槽蚀刻工艺中产生的任何聚合物组分。
然后，如图2B所示，可以在衬底100的前表面上沉积第三氧化物层120。第三氧化物层120可以实施为高温低压沉积(high temperature low pressure deposition，HLD)氧化物层。以下，将第三氧化物层120称作“HLD氧化物层”。因此，HLD氧化物层120形成在衬底100的上部、以及蚀刻的第一沟槽125的内侧壁和底部上。HLD氧化物层120可以形成为具有在至范围内的深度。此外，HLD氧化物层120的覆盖率可以在65％至75％的范围内。本文使用的术语“覆盖率”指沉积在沟槽上部的表面上的HLD氧化物层120的厚度与在垂直方向上沉积在深沟槽内部中的HLD氧化物层120的厚度的比率。
然后，参见图2C，通过其中附加蚀刻第一沟槽125的底表面的第二蚀刻工艺形成第二沟槽130。因为第二沟槽130是通过附加蚀刻(即通过第二蚀刻工艺)产生的，所以深沟槽的深度可以在10μm至40μm的范围内。
参见图2C，在形成第二沟槽130时，在深沟槽的两个侧壁的某些部分上可形成底切结构101。底切结构101可以形成在深沟槽的两个侧壁上至与通过第一蚀刻工艺蚀刻的第一沟槽125的底表面对应的深度。在以上说明的一个一般性方面，底切结构101可以形成为距衬底100的表面3μm至7μm的深度。底切结构101之后可在第一氧化物层141以及第二氧化物层142产生期间得到缓和并且不影响隔离结构180的电性质。
如以上说明的，通过两步蚀刻工艺而不是一步蚀刻工艺形成深沟槽，对半导体器件的隔离结构180造成较少的蚀刻损伤和应力。结果，减少了制造期间物理缺陷的产生。
在用于形成第二沟槽130的第二蚀刻工艺后，可以进行清洗工艺以移除在蚀刻工艺中产生的聚合物组分。可以利用硫酸、缓冲氧化物蚀刻剂(buffered oxide etchant，BOE)等进行清洗工艺。
在两个蚀刻过程之后，如图2C所示，掩模氮化物层111和掩模氧化物层112保留在衬底100的上部的表面上，并且在第一蚀刻工艺之后形成的HDL氧化物层120的一部分也保留在第一沟槽125的内侧壁上。因此，在第二蚀刻工艺期间，也可以蚀刻HDL氧化物层120的上部，使得掩模氮化物层111部分暴露。
必要时，可以通过对掩模氮化物层111的暴露于深沟槽侧的部分进行凹陷蚀刻，来进行回蚀(pullback)工艺以扩大深沟槽的口。通过这么做，可以避免在后续工艺(包括沉积氧化物层和填充物150)中产生空隙。能够利用磷酸溶液蚀刻掩模氮化物层111。除了掩模氮化物层111外，也能够使掩模氧化物层112凹陷。
同时，应理解凹陷和回蚀工艺的实施取决于实际需要。也就是说，可以在进行回蚀工艺以使掩模氮化物层111凹陷与跳过这一工艺之间适当选择。
然后，可以移除用作硬掩模的掩模氧化物层112。可以通过湿蚀刻移除掩模氧化物层112。
之后能够氧化侧壁以在深沟槽内侧壁上形成厚度在至范围内的缓冲氧化物层102(图2K)。缓冲氧化物层102在产生时，可以在后续的沟道阻挡离子注入工艺期间中用作缓冲层，以使得可以防止在离子注入期间对深沟槽的内侧壁造成的任何损伤。在深沟槽形成以后，通过依次形成第一氧化物层141和第二氧化物层142来形成氧化物层140。以下将参见图2D和图2E进一步说明氧化物层140的形成。
首先参见图2D，在衬底100和深沟槽上沉积第一氧化物层141。第一氧化物层141可以沉积至厚度在至的范围内。在第一氧化物层141沉积后，以1050℃至1200℃实施第一退火工艺1至2小时。第一氧化物层141的覆盖率可以在65％至75％的范围内。
然后，参见图2E，在第一氧化物层141上沉积第二氧化物层142。第二氧化物层142可以沉积至厚度在至的范围内。与第一氧化物层141的情况一样，在第二氧化物层沉积时，以1050℃至1200℃实施第二退火工艺1至2小时。同样，与第一氧化物层141的情况一样，第二氧化物层142的覆盖率可以在65％至75％的范围内。
设定以上提到的针对第一氧化物层141和第二氧化物层142的条件(例如厚度、退火温度以及退火持续时间)以使得两次退火工艺期间的应力最小化。如果以上的条件没有满足，则在退火工艺中应力增加，必然使隔离结构180中的物理缺陷的发生增加。
然后，利用填充物150实施填隙工艺以填充深沟槽内的空的空间。可以将填充物150填隙为厚度在至的范围内。可以将多晶硅材料用作填充物150。图2F示出在填隙深沟槽内部后实施平坦化的状态。
如上面所说明的，根据一个一般性方面，深沟槽形成为预定深度，沉积第一氧化物层141，实施第一退火，沉积第二氧化物层142，实施第二退火，以及利用填充物150填隙深沟槽的内部。因为隔离结构180是使用合理的工艺(rationalized process)制造的，所以可以减少衬底100上缺陷的形成以及电流的泄漏。
例如，为了减少泄漏电流和硅缺陷，依照以上提到的条件来实施包括氧化物层140沉积、退火以及填充物150的填隙在内的所述工艺。具体地，考虑到泄漏电流消除的测试结果以及制造该产品的工艺容限，填隙在深沟槽中的填充物150可以设置为厚度至少约在至的范围内。
此外，根据实验，即使通过两个蚀刻过程来制造深沟槽，但是随着包括第一氧化物层141和第二氧化物层142的氧化物层140的厚度的增加，硅缺陷也趋于增加。为了解决这个问题，通过沉积第一氧化物层141、实施第一退火、在上面沉积第二氧化物层142以及实施第二退火，可以缓解在后续过程中由于氧化物层140的收缩引起的应力。通过依次形成第一氧化物层141和第二氧化物层142，较少的电流泄漏通过所得到的结构。
在按以上说明的那样实施填隙过程后，将填充物150填隙在深沟槽的内部中。之后对于其中填隙有填充物150的深沟槽实施平坦化。
然后，将参见图2F至图2J说明根据一个一般性方面对隔离结构180平坦化的过程。
例如，参见图2F，在利用填充物150填充深沟槽的内部后，通过实施第一CMP来移除氧化物层140的保留在衬底100上表面上的一部分。以保留至的氧化物层141’的方式实施第一CMP。
在第一CMP完成后，湿蚀刻保留在衬底100上表面上的氧化物层141’，以由此移除氧化物层141’。能够不仅移除保留在掩模氮化物层111上的氧化物层141’，还能够移除氧化物层140的在第一沟槽125内侧壁上的上部分。参见图2G，结果是形成了隔离结构180。
参见图2H，实施回蚀工艺以移除填隙在深沟槽内的填充物150，即从深沟槽的上表面移除多晶硅材料至预定深度。本文使用的预定深度可以优选地为至如果填充物150从深沟槽的上表面回蚀至小于则在后续的蚀刻和清洗工艺期间填充物150可能暴露，并在器件中造成缺陷。相反地，如果填充物150回蚀至大于则在后面的阶段(即在第四氧化物层160的沉积期间)覆盖率性质可能劣化。
如图2I所示，在将保留在深沟槽中的填充物150氧化之后(未示出)，在氧化的填充物150上沉积第四氧化物层160，以由此填充深沟槽。第四氧化物层160可以是高密度等离子(High Density Plasma，HDP)氧化物层。以下，将第四氧化物层160称作“HDP氧化物层”。HDP氧化物层可以填充约至该厚度范围是考虑到填充物150的回蚀程度的厚度范围。也就是说，以上厚度范围是考虑了回蚀容限。然后，实施第二CMP以使得至的掩模氮化物层111’保留在衬底100的表面上。之后通过使用磷酸和HF移除掩模氮化物层111’。
结果，参见图2J，随着移除掩模氮化物层111’的最后保留部分，可以形成半导体器件的隔离结构180，其中，构成硬掩模的掩模氮化物层111以及掩模氧化物层112从所述隔离结构180移除。参见图2J，隔离结构180的最终形式包括衬底100、形成在衬底100上的沟槽、形成在沟槽底表面和内侧壁上的氧化物层140、部分填充沟槽的填充物150以及将沟槽的填充物150的上部填充至高于沟槽的上表面的高度的第四氧化物层160。在沟槽的内侧壁与氧化物层140之间的边界上形成底切结构101。
根据以上说明的制造半导体器件的隔离结构180的方法，可以通过使用两步蚀刻工艺来形成深沟槽，依次为：可以在形成的沟槽上形成第一氧化物层141，可以实施第一退火，可以形成第二氧化物层142，以及可以实施第二退火。因此可以使在形成半导体器件期间产生的物理缺陷以及应力最小化，并且可以防止电流泄漏。
隔离结构180可以用于电隔离半导体器件中的电路器件。也就是说，根据一个一般性方面，半导体器件可以包括：衬底100、形成在衬底100上的电路器件以及用于隔离电路器件的隔离结构180，并且如以上说明的，隔离结构180可以具有在沟槽与氧化物层140之间的边界上的底切结构101。
图3示出根据一个一般性方面包括隔离结构180的半导体器件的实例。
首先，图3是半导体器件的垂直横截面视图。参见图3，该半导体器件包括电路区300、场区200以及隔离结构180。
电路区300是电路器件形成的位置。根据图3所示的半导体器件的实例，在电路区300中形成一个晶体管电路。该电路区300在水平方向上通过隔离结构180电隔离并且在垂直方向上被阻挡层(barrier layer，NBL)310电隔离。
在该实例中，电路区300包括使电路绝缘的阻挡层(NBL)310。在阻挡层310上形成第一阱区320和第二阱区330，并且第一阱区320和第二阱区330彼此邻接。第一阱区320可以形成为高密度P型区，第二阱区330可以形成为高密度N型区。也就是说，第一阱区320和第二阱区330与各自的源极区340和漏极区350相比具有每单位体积更高的掺杂剂浓度。
源极区340可以形成在第一阱区320上，漏极区350可以形成在第二阱区330上。栅极区360可以存在于漏极区350与源极区340之间的第一阱区320和第二阱区330上，并且可以延伸到存在于漏极区350与源极区340之间的场氧化物层200上。
场氧化物层200(或场区)可以形成为使电路区300绝缘。参见图3，场区200可以形成在隔离结构180与源极区340之间、栅极区360与漏极区350之间以及漏极区350与隔离区180之间。场氧化物层200可以通过LOCOS形成。
参见图2A至2J，在经过两次蚀刻以形成深沟槽、两次沉积以形成氧化物层140以及退火之后形成了隔离结构180。
然而，图3中所示的半导体器件只是根据多个一般性方面的半导体器件的一个实例。因此，包括不同类型的电路器件的半导体器件也可以包括在根据其它一般性方面的其它实例中。
图4是示出根据另一个一般性方面的半导体器件的隔离结构180的图。
参见图4，该半导体器件的隔离结构180可以包括形成在第一氧化物层141与第二氧化物层142之间的附加的氮化物层170。所述附加的氮化物层170可以在图2D中的第一氧化物层141沉积和退火后沉积。如图4所示，所述附加的氮化物层170还可以在形成于衬底100的上部上的第四氧化物层160之间形成。
同时，如果在后面的步骤中通过LOCOS形成在隔离结构180的一侧上的场氧化物层200未对准，造成有源区形成在隔离结构180的一侧，以及第四氧化物层160的厚度不合适或者深沟槽不合适地向下回蚀，那么填充物150就可能会暴露从而可能造成有源区的短路(短路电路)。从深沟槽向上突出的氮化物层170可以额外地防止具有以上说明的问题的可能性。
图5是提供来说明根据再一个一般性方面的半导体器件的隔离结构180的视图。参见图5，该半导体器件的隔离结构180可以包括设置在深沟槽的内侧壁以及底表面与第一氧化物层141之间的附加的氮化物层170。此外，该附加的氮化物层170可以在第一氧化物层141沉积在深沟槽的内部之前沉积，所述深沟槽通过两次蚀刻形成，如图2C所示。
同时，图4和图5示出的结构具有与具有压应力的氧化物层140邻接的具有张应力的氮化物层170。因此，由于抵消应力的反作用应力特性，所以可以进一步提高隔离效果。以上描述了多个实例。应当理解，可以对这些实例做出多种修改。例如，如果将所描述的技术以不同的顺序实施和/或如果将所描述的系统、体系结构、装置或电路中的组件以不同的方式结合和/或将这些组件用其它组件或其等效物替代或补充，也可以实现合适的结果。因此，提供实例仅仅是为了说明的目的，其它实施方式在所附权利要求的范围内。

资源描述

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1、(10)申请公布号 CN 103011048 A (43)申请公布日 2013.04.03 C N 1 0 3 0 1 1 0 4 8 A *CN103011048A* (21)申请号 201210212313.4 (22)申请日 2012.06.21 10-2011-0097161 2011.09.26 KR B81B 3/00(2006.01) B81C 1/00(2006.01) (71)申请人美格纳半导体有限公司地址韩国忠清北道 (72)发明人崔莹石郑显泰朴应烈李多淳 (74)专利代理机构北京集佳知识产权代理有限公司 11227 代理人蔡胜有董文国 (54) 发明名称隔离。

2、结构、具有其的半导体器件及制造该隔离结构的方法 (57) 摘要本发明提供了半导体的隔离结构、具有其的半导体器件以及制造所述隔离结构的方法。半导体器件的隔离结构可以包括形成在衬底中的沟槽、形成在所述沟槽的底表面和内侧壁上的氧化物层、形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物、以及填充所述沟槽的填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构。 (30)优先权数据 (51)Int.Cl. 权利要求书3页说明书9页附图11页 (19)中华人民共和国国家知识产权局 (12)发明专利申请权利要求书 3。

3、页说明书 9 页附图 11 页 1/3页 2 1.一种半导体器件的隔离结构，包括：形成在衬底中的沟槽；形成在所述沟槽的底表面和内侧壁上的氧化物层；形成在所述氧化物层上以填充所述沟槽的内部的一部分的填充物；以及填充所述沟槽的所述填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构。 2.根据权利要求1所述的隔离结构，其中所述氧化物层包括：形成在所述沟槽的所述底表面和所述内侧壁中的第一氧化物层；以及形成在所述第一氧化物层上的第二氧化物层。 3.一种半导体器件的隔离结构，包括：形成在衬底中的沟槽；形成在所述沟槽的底表。

4、面和内侧壁中的第一氧化物层；形成在所述第一氧化物层上的氮化物层；形成在所述氮化物层上的第二氧化物层；形成在所述第二氧化物层上以填充所述沟槽的内部的一部分的填充物；以及填充所述沟槽的所述填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层。 4.根据权利要求3所述的隔离结构，包括形成在所述沟槽的内侧壁与氧化物层之间的边界区域上的底切结构。 5.根据权利要求2所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有在至范围内的厚度。 6.根据权利要求4所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有在至范围内的厚度。 7.根据权利要求2所述的隔离结构，其中所述沟槽是。

5、通过两个蚀刻过程形成的深沟槽，并且所述底切结构形成在所述深沟槽的内侧壁上至与沟槽结构的底表面对应的深度，所述沟槽结构是在所述深沟槽形成前通过多个蚀刻过程中之一形成的。 8.根据权利要求4所述的隔离结构，其中所述沟槽是通过两个蚀刻过程形成的深沟槽，并且所述底切结构形成在所述深沟槽的内侧壁上至与沟槽结构的底表面对应的深度，所述沟槽结构是在所述深沟槽形成前通过多个蚀刻过程中之一形成的。 9.根据权利要求7所述的隔离结构，其中所述深沟槽形成为距所述衬底的上表面 10m至40m的深度，以及所述底切结构形成为距所述衬底的上表面3m至7m的深度。 10.根据权利要求8所述的隔离结构，其中所述深沟槽。

6、形成为距所述衬底的上表面 10m至40m的深度，以及所述底切结构形成为距所述衬底的上表面3m至7m的深度。 11.根据权利要求2所述的隔离结构，其中所述填充物填充至比所述沟槽的上表面低至的深度。 12.根据权利要求4所述的隔离结构，其中所述填充物填充至比所述沟槽的上表面低至的深度。权利要求书CN 103011048 A 2/3页 3 13.根据权利要求2所述的隔离结构，还包括通过LOCOS形成在所述隔离结构的一侧或两侧上的场氧化物层。 14.根据权利要求4所述的隔离结构，还包括通过LOCOS形成在所述隔离结构的一侧或两侧上的场氧化物层。 15.根据权利要求2所述的隔离结构，。

7、其中所述填充物是多晶硅材料。 16.根据权利要求4所述的隔离结构，其中所述填充物是多晶硅材料。 17.根据权利要求5所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有65至75的覆盖率。 18.根据权利要求6所述的隔离结构，其中所述第一氧化物层和所述第二氧化物层均具有65至75的覆盖率。 19.根据权利要求2所述的隔离结构，还包括形成在所述沟槽与所述第一氧化物层之间的边界区域上的氮化物层。 20.根据权利要求3所述的隔离结构，其中所述氮化物层也形成于沉积在所述衬底的上部上的所述第四氧化物层之间。 21.一种制造半导体器件的隔离结构的方法，所述方法包括：通过多次蚀刻衬底形成深。

8、沟槽；沿着所述深沟槽的内侧形成第一氧化物层，然后使所述第一氧化物层退火；在所述第一氧化物层上形成第二氧化物层，然后使所述第二氧化物层退火；利用填充物填充所述深沟槽的内部的在所述第二氧化物层上的部分；蚀刻以使得所述第一氧化物层的和所述第二氧化物层的上部朝向所述深沟槽向下凹陷；蚀刻所述填充物以使得所述填充物仅存在于所述深沟槽的内部的部分上；以及在所述第一氧化物层、所述第二氧化物层以及所述填充物上形成第四氧化物层。 22.根据权利要求21所述的方法，包括在所述深沟槽的内侧壁与所述第一氧化物层之间的边界区域上形成底切结构。 23.根据权利要求21所述的方法，其中形成所述深沟槽包括：通。

9、过蚀刻所述衬底形成第一沟槽；以及通过附加蚀刻所述第一沟槽的底表面形成第二沟槽。 24.根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均沉积至至的厚度。 25.根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均在1050至1200下退火。 26.根据权利要求21所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均退火1至2小时。 27.根据权利要求23所述的方法，其中所述第一沟槽形成为距所述衬底的上表面3m 至7m的深度。 28.根据权利要求23所述的方法，其中在所述深沟槽的内侧壁上形成底切结构至与所述第一沟槽的底表面。

10、对应的深度。 29.根据权利要求21所述的方法，其中所述深沟槽形成为距所述衬底的上表面10m 权利要求书CN 103011048 A 3/3页 4 至40m的深度。 30.根据权利要求23所述的方法，其中形成所述第一沟槽包括：通过在所述衬底上依次堆叠垫氧化物层、掩模氮化物层以及掩模氧化物层并且使堆叠的结构图案化来形成硬掩模图案；通过利用所述硬掩模图案蚀刻所述衬底来形成所述第一沟槽；以及移除在形成所述第一沟槽期间产生的聚合物。 31.根据权利要求30所述的方法，其中形成所述第二沟槽包括：在所述第一沟槽的底表面和内侧壁上形成第三氧化物层；通过蚀刻形成在所述第一沟槽的底表面上的所。

11、述第三氧化物层以及之下的衬底区域来形成所述第二沟槽；以及移除在形成所述第二沟槽期间产生的聚合物。 32.根据权利要求31所述的方法，还包括：在形成所述第二沟槽后，实施氮化物层凹陷工艺以蚀刻在所述硬掩模图案内的所述掩模氮化物层；湿蚀刻在所述硬掩模图案内的所述掩模氧化物层；以及实施侧壁氧化工艺以在所述深沟槽的内侧壁上形成用于沟道阻挡离子注入的缓冲氧化物层。 33.根据权利要求32所述的方法，还包括利用所述缓冲氧化物层来实施沟道阻挡离子注入。 34.根据权利要求33所述的方法，还包括在利用所述填充物填充所述深沟槽的内部之后通过化学机械抛光(CMP)使所述衬底的上表面平坦化。 35.。

12、根据权利要求33所述的方法，还包括：在利用所述填充物填充所述深沟槽的内部后，实施第一CMP以保留所述第一氧化物层的在所述衬底的上表面上的一部分；以及在所述第一CMP后，湿蚀刻保留在所述衬底的上表面上的所述第一氧化物层以及氧化物层的保留在所述第一沟槽的内侧壁上的一部分。 36.根据权利要求35所述的方法，包括：在形成所述第四氧化物层后，实施第二CMP来进行平坦化以便部分蚀刻所述衬底的表面上的所述掩模氮化物层；以及移除所述掩模氮化物层。 37.根据权利要求21所述的方法，其中所述填充物的蚀刻包括蚀刻以使得所述填充物的上表面存在于距所述深沟槽的上表面至的深度。 38.根据权利要求24。

13、所述的方法，其中所述第一氧化物层和所述第二氧化物层中的每一个均具有65至75的覆盖率。权利要求书CN 103011048 A 1/9页 5 隔离结构、具有其的半导体器件及制造该隔离结构的方法 0001 相关申请的交叉引用 0002 根据35U.S.C.119(a)，本申请要求于2011年9月26日在韩国知识产权局提交的韩国专利申请10-2011-0097161的权益，通过引用将其整个公开内容并入本文用于所有目的。技术领域 0003 以下描述涉及隔离结构、具有隔离结构的半导体、制造隔离结构的方法，以及例如涉及包括深沟槽隔离(DTI)结构的半导体器件的隔离结构及其制造方法。。

14、背景技术 0004 随着电子工程的最近进展，对于尺寸紧凑型多功能电子装置的需求已经急剧增长。片上系统(system on chip，SoC)是一种开发以满足这种增长的需求的技术。SoC技术涉及实施将多个器件集成到单个芯片中的系统。 0005 因为微机电系统(Micro-Electro-Mechanical Systems，MEMS)或纳机电系统 (Nano-Electro-Mechanical Systems，NEMS)技术的最近开发以及引入，在单个芯片上实施多个器件的尝试也增加了。 0006 然而，这种技术存在的一个问题是：在多个器件集成在一个衬底上时，两个或更多个器件之间的干扰的可。

15、能性增加。例如，当产生电干扰时，电干扰可能影响衬底上其它器件的运行，可能引起器件的各种故障。 0007 通常，为了防止上述问题，制造使衬底上的各个器件电隔离的隔离结构。 0008 沟槽隔离是形成器件隔离结构的常用技术。在沟槽隔离技术中，沟槽形成至硅衬底的预定深度，将氧化物层埋在沟槽中，并且通过化学机械抛光移除氧化物层的不必要的部分，在硅衬底中留下器件隔离结构。 0009 然而，传统的沟槽隔离方法具有缺点。即在使用抛光工艺形成深沟槽时，对半导体衬底造成蚀刻损伤，并且还在衬底表面上形成缺陷区域。这些损伤或缺陷会造成半导体内器件之间的电流泄漏。 0010 图1包括在根据传统技术制造的半导体。

16、器件的物理分析中获得的电子显微镜图像。如在图1中的第一电子显微镜图像所示的，半导体器件的衬底表面上产生缺陷。 0011 此外，因为难以设计适当的厚度或加工条件，所以形成为与接受高偏压的器件相邻的深沟槽隔离(deep trench isolation，DTI)结构表现出泄漏电流的增加。 0012 此外，使用制造器件隔离的传统技术涉及例如在填充深沟槽内部期间造成半导体器件的物理缺陷如空隙的高风险。发明内容 0013 在一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁上的氧化物层，形成在所述氧化物层上以填充所述说明书CN 1030。

17、11048 A 2/9页 6 沟槽的内部的一部分的填充物，填充所述沟槽的填充物的上部至高于所述沟槽的上表面的高度的第四氧化物层，在所述内侧壁与所述氧化物层之间的边界区域上形成有底切结构 (undercut structure)。 0014 所述隔离结构的一般性方面还可以提供：所述氧化物层包括形成在所述沟槽的底表面和内侧壁中的第一氧化物层以及形成在所述第一氧化物层上的第二氧化物层。 0015 在另一个一般性方面，提供一种半导体器件的隔离结构，包括：形成在衬底中的沟槽，形成在所述沟槽的底表面和内侧壁中的第一氧化物层，形成在所述第一氧化物层上的氮化物层，形成在所述氮化物层上的第二氧化物层，形。

18、成在所述第二氧化物层上以填充所述沟槽的内部的一部分的填充物，以及填充所述沟槽的填充物的上部至高于沟槽的上表面的高度的第四氧化物层。 0016 所述隔离结构的一般性方面还可以包括形成在沟槽的内侧壁与氧化物层之间的边界区域上的底切结构。 0017 所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有在至的范围内的厚度。 0018 所述隔离结构的一般性方面还可以提供：沟槽是通过两个蚀刻过程形成的深沟槽，并且在深沟槽的内侧壁上形成底切结构至与沟槽结构的底表面对应的深度，所述沟槽结构是在深沟槽形成前通过多个蚀刻过程中之一形成的。 0019 所述隔离结构的一般性方面还可以提供：。

19、深沟槽形成为距衬底的上表面10m至 40m的深度，以及底切结构形成为距衬底的上表面3m至7m的深度。 0020 所述隔离结构的一般性方面还可以提供：填充物填充至比沟槽的上表面低至的深度。 0021 所述隔离结构的一般性方面还可以包括通过硅的局部氧化(LOCOS)形成在隔离结构的一侧或两侧上的场氧化物层。 0022 所述隔离结构的一般性方面还可以提供：填充物为多晶硅材料。 0023 所述隔离结构的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有 65至75覆盖率。 0024 所述隔离结构的一般性方面还可以包括形成在沟槽与第一氧化物层之间的边界区域上的氮化物层。 0025 所述隔离结构。

20、的一般性方面还可以提供：氮化物层还形成于沉积在衬底的上部上的第四氧化物层之间。 0026 在另一个一般性方面，提供一种制造半导体器件的隔离结构的方法，所述方法包括：通过多次蚀刻衬底来形成深沟槽；沿着所述深沟槽的内侧形成第一氧化物层，然后使所述第一氧化物层退火；在所述第一氧化物层上形成第二氧化物层，然后使所述第二氧化物层退火；利用填充物填充所述深沟槽的内部的在所述第二氧化物层上的部分；蚀刻以使得所述第一氧化物层的和所述第二氧化物层的上部朝向所述深沟槽向下凹陷；蚀刻所述填充物以使得所述填充物仅存在于所述深沟槽的内部的部分上；以及在所述第一氧化物层、第二氧化物层和填充物上形成第四氧化物。

21、层。 0027 所述方法的一般性方面还可以包括在深沟槽的内侧壁与第一氧化物层之间的边界区域上形成底切结构。说明书CN 103011048 A 3/9页 7 0028 所述方法的一般性方面还可以提供：形成深沟槽包括通过蚀刻衬底形成第一沟槽，以及通过附加蚀刻所述第一沟槽的底表面形成第二沟槽。 0029 所述方法的一般性方面还可以提供：将第一氧化物层和第二氧化物层中的每一个均沉积至至的厚度。 0030 所述方法的一般性方面还可以提供：使第一氧化物层和第二氧化物层中的每一个均在1050至1200退火。 0031 所述方法的一般性方面还可以提供：使第一氧化物层和第二氧化物层中的每一个均退。

22、火1至2小时。 0032 所述方法的一般性方面还可以提供：第一沟槽形成为距衬底的上表面3m至 7m的深度。 0033 所述方法的一般性方面还可以提供：在深沟槽的内侧壁上形成底切结构至与所述第一沟槽的底表面对应的深度。 0034 所述方法的一般性方面还可以提供：深沟槽形成为距衬底的上表面10m至 40m的深度。 0035 所述方法的一般性方面还可以提供：形成第一沟槽包括：通过在衬底上依次堆叠垫氧化物层、掩模氮化物层和掩模氧化物层并使该堆叠的结构图案化来形成硬掩模图案；通过利用硬掩模图案蚀刻衬底来形成第一沟槽；以及移除在第一沟槽形成期间产生的聚合物。 0036 所述方法的一般性方面还可以提。

23、供：形成第二沟槽包括：在第一沟槽的底表面和内侧壁上形成第三氧化物层；通过蚀刻形成在第一沟槽的底表面上的第三氧化物层以及之下的衬底区域来形成第二沟槽；以及移除在第二沟槽形成期间形成的聚合物。 0037 所述方法的一般性方面还可以包括：在形成第二沟槽后，实施氮化物层凹陷工艺以蚀刻在硬掩模图案内的掩模氮化物层；湿蚀刻在硬掩模图案内的掩模氧化物层；以及实施侧壁氧化工艺以在深沟槽的内侧壁上形成用于沟道阻挡离子注入(channel blocking ion implantation)的缓冲氧化物层。 0038 所述方法的一般性方面还可以包括：利用缓冲氧化物层实施沟道阻挡离子注入。 0039 所述方。

24、法的一般性方面还可以包括：在利用填充物填充深沟槽的内部之后通过化学机械抛光(chemical mechanical polishing，CMP)使衬底的上表面平坦化。 0040 所述方法的一般性方面还可以包括：在利用填充物填充深沟槽的内部之后，实施第一CMP以保留第一氧化物层的在衬底的上表面上的一部分；以及在第一CMP后，对保留在衬底的上表面上的第一氧化物层以及氧化物层的保留在第一沟槽的内侧壁上的一部分进行湿蚀刻。 0041 所述方法的一般性方面还可以包括：在形成第四氧化物层后，实施第二CMP来平坦化以使得衬底的表面上的掩模氮化物层得到局部蚀刻；以及移除所述掩模氮化物层。 0042 。

25、所述方法的一般性方面还可以提供：蚀刻填充物包括蚀刻以使得填充物的上表面存在于距深沟槽的上表面至的深度。 0043 所述方法的一般性方面还可以提供：第一氧化物层和第二氧化物层均具有65 至75的覆盖率。 0044 通过以下详述、附图以及权利要求书，可以明了其它的特征和方面。说明书CN 103011048 A 4/9页 8 附图说明 0045 图1是示出根据传统技术制造的隔离结构的缺陷的视图。 0046 图2A至图2J是示出根据一个一般性方面制造半导体器件的隔离结构的方法的实例的视图。 0047 图2K是示出在根据一个一般性方面制造隔离结构的方法期间的半导体器件的视图。 0048 图3。

26、是示出根据一个一般性方面的半导体器件的实例的视图。 0049 图4和图5是示出根据一个一般性方面的半导体器件的隔离结构的实例的视图。 0050 在整个附图和详述中，除非另有描述，否则应理解相同的附图标记表示相同的要素、特征以及结构。为了清楚、说明和方便，可以放大这些要素的相对尺寸和描绘。具体实施方式 0051 提供以下详细描述以帮助读者全面理解本文描述的方法、装置和/或系统。因此，也将向本领域普通技术人员建议本文所述的系统、装置和/或方法的各种变化、修改以及等效物。此外，为了清楚和简洁，可省略公知功能和结构的描述。 0052 应理解本公开的特征可以以不同的形式实施并且不应当认为受限于上。

27、述实例。而是，提供所述实例以使得使本公开充分和完整，并且使得本领域普通技术人员理解本公开的完整范围。为了清楚地示出实例的特征，附图未必是按比例绘制的并且在某些情况下比例可以放大。此外，在第一层称为在第二层“上”或在衬底“上”时，其可能不仅指第一层直接形成在第二层或衬底上的情况，还可能指在第一层与第二层或衬底之间存在第三层的情况。 0053 根据一个一般性方面，提供其中衬底没有缺陷的隔离结构，并且通过使制造期间产生的蚀刻损伤和物理损伤(包括空隙)最小化来减少电流泄漏。根据其它一般性方面，提供用于生产这种隔离结构以及具有这种隔离结构的半导体器件的制造方法。 0054 图2A至图2J为。

28、示出根据一般性方面制造隔离结构180的方法的一个实例的横截面视图，提供该实例以说明以上提到的隔离结构180的制造方法。 0055 根据一个实施方案，蚀刻衬底100以首先形成第一沟槽125，然后接着蚀刻第一沟槽125的底表面以形成第二沟槽130(图2)。第二沟槽130距衬底100的表面的深度大于第一沟槽125的深度，并且第一沟槽和第二沟槽形成深沟槽。因为深沟槽是通过两个蚀刻过程制造的，所以可以减少蚀刻损伤。此外，可以减少如图1所示的衬底表面上的硅晶体缺陷或位错。 0056 然后，在深沟槽内部形成氧化物层140，并且通过填充填充物150形成隔离结构 180。形成氧化物层140可以包括两个。

29、过程。也就是说，氧化物层140可以包括：在沟槽内部的底表面和内侧壁上直接形成的第一氧化物层141；以及在第一氧化物层141上形成的第二氧化物层142。在第一氧化物层141形成后实施第一退火工艺，在第二氧化物层142形成后实施第二退火工艺。通过以上说明的过程，能够减少泄漏穿过隔离结构180的泄漏电流，并且还能缓解在后续工艺中因氧化物层140的收缩而产生的应力。 0057 首先，图2A和图2B是说明用于形成第一沟槽125的方法的视图。说明书CN 103011048 A 5/9页 9 0058 参见图2A，在衬底100上形成材料层110。如本文所使用的，衬底100可以指一般硅衬底10。

30、0或高电阻率硅衬底100。本文的材料层110(如图2A所示)例如指包括掩模氮化物层111和掩模氧化物层112的部分。 0059 例如，通过氧化衬底100的表面可以形成垫氧化物层(未示出)，并且可以在垫氧化物层上形成掩模氮化物层111。垫氧化物层和掩模氮化物层111的厚度及其形成条件可以随实例而不同。例如，垫氧化物层可以具有在至之间的厚度，掩模氮化物层 111可以具有在至之间的厚度。 0060 在掩模氮化物层111形成后，可以在掩模氮化物层111的上表面上形成掩模氧化物层112。在一个一般性方面，可以将掩模氧化物层112实现为高密度等离子体(high density plasma，HDP。

31、)氧化物层。例如，在将衬底100装载进HDP室内部后，可以引入HDP 沉积源，从而在掩模氮化物层111的表面上沉积HDP氧化物层112。本文使用的“HDP沉积源”可以包括：包含硅烷(SiH 4 )气体和氧气(O 2 )气体的源气体、包含氦的载气以及包含氢的还原气体。可以将掩模氧化物层112设置成具有约在至的范围内的厚度。 0061 因此，在掩模氧化物层112形成后，通过使用光刻胶图案(未示出)的光刻工艺限定沟槽图案。然后，可以通过移除限定区域内的掩模氧化物层112和掩模氮化物层111来形成硬掩模图案。例如，在通过干蚀刻移除掩模氧化物层112和掩模氮化物层111后，可以通过灰化和pi。

32、ranha清洗(piranha cleaning)移除光刻胶。 0062 然而，提供硬掩模图案的各层的厚度仅仅是为了举例描述的目的而不应当限于任何特定的数值。 0063 然后，参见图2B，通过蚀刻暴露的衬底100形成第一沟槽125。为了方便说明，以下将形成第一沟槽125的蚀刻工艺称作第一蚀刻工艺。第一沟槽125可以具有在3m至 7m范围内的深度。第一沟槽125的深度可以设定为3m至7m，以防止由于第二蚀刻工艺在第二沟槽130的两侧上形成的底切结构101导致的场集中的产生，并且也考虑到高压器件处的高压结的深度。 0064 尽管图2B示出矩形形状的第一沟槽125，但是第一沟槽125的横截面。

33、也可以是具有倾斜的内侧壁的平行四边形。此外，在俯视图中，待形成隔离器件180的第一沟槽125可以形成为包围待隔离的电路器件。 0065 在第一蚀刻工艺后，可以进行清洗工艺以清除在沟槽蚀刻工艺中产生的任何聚合物组分。 0066 然后，如图2B所示，可以在衬底100的前表面上沉积第三氧化物层120。第三氧化物层120可以实施为高温低压沉积(high temperature low pressure deposition，HLD) 氧化物层。以下，将第三氧化物层120称作“HLD氧化物层”。因此，HLD氧化物层120形成在衬底100的上部、以及蚀刻的第一沟槽125的内侧壁和底部上。HLD氧。

34、化物层120可以形成为具有在至范围内的深度。此外，HLD氧化物层120的覆盖率可以在65 至75的范围内。本文使用的术语“覆盖率”指沉积在沟槽上部的表面上的HLD氧化物层 120的厚度与在垂直方向上沉积在深沟槽内部中的HLD氧化物层120的厚度的比率。 0067 然后，参见图2C，通过其中附加蚀刻第一沟槽125的底表面的第二蚀刻工艺形成第二沟槽130。因为第二沟槽130是通过附加蚀刻(即通过第二蚀刻工艺)产生的，所以深说明书CN 103011048 A 6/9页 10 沟槽的深度可以在10m至40m的范围内。 0068 参见图2C，在形成第二沟槽130时，在深沟槽的两个侧壁的某些部分。

35、上可形成底切结构101。底切结构101可以形成在深沟槽的两个侧壁上至与通过第一蚀刻工艺蚀刻的第一沟槽125的底表面对应的深度。在以上说明的一个一般性方面，底切结构101可以形成为距衬底100的表面3m至7m的深度。底切结构101之后可在第一氧化物层141以及第二氧化物层142产生期间得到缓和并且不影响隔离结构180的电性质。 0069 如以上说明的，通过两步蚀刻工艺而不是一步蚀刻工艺形成深沟槽，对半导体器件的隔离结构180造成较少的蚀刻损伤和应力。结果，减少了制造期间物理缺陷的产生。 0070 在用于形成第二沟槽130的第二蚀刻工艺后，可以进行清洗工艺以移除在蚀刻工艺中产生的聚合物。

36、组分。可以利用硫酸、缓冲氧化物蚀刻剂(buffered oxide etchant， BOE)等进行清洗工艺。 0071 在两个蚀刻过程之后，如图2C所示，掩模氮化物层111和掩模氧化物层112保留在衬底100的上部的表面上，并且在第一蚀刻工艺之后形成的HDL氧化物层120的一部分也保留在第一沟槽125的内侧壁上。因此，在第二蚀刻工艺期间，也可以蚀刻HDL氧化物层 120的上部，使得掩模氮化物层111部分暴露。 0072 必要时，可以通过对掩模氮化物层111的暴露于深沟槽侧的部分进行凹陷蚀刻，来进行回蚀(pullback)工艺以扩大深沟槽的口。通过这么做，可以避免在后续工艺(包括沉积氧。

37、化物层和填充物150)中产生空隙。能够利用磷酸溶液蚀刻掩模氮化物层111。除了掩模氮化物层111外，也能够使掩模氧化物层112凹陷。 0073 同时，应理解凹陷和回蚀工艺的实施取决于实际需要。也就是说，可以在进行回蚀工艺以使掩模氮化物层111凹陷与跳过这一工艺之间适当选择。 0074 然后，可以移除用作硬掩模的掩模氧化物层112。可以通过湿蚀刻移除掩模氧化物层112。 0075 之后能够氧化侧壁以在深沟槽内侧壁上形成厚度在至范围内的缓冲氧化物层102(图2K)。缓冲氧化物层102在产生时，可以在后续的沟道阻挡离子注入工艺期间中用作缓冲层，以使得可以防止在离子注入期间对深沟槽的内侧壁造。

38、成的任何损伤。在深沟槽形成以后，通过依次形成第一氧化物层141和第二氧化物层142来形成氧化物层 140。以下将参见图2D和图2E进一步说明氧化物层140的形成。 0076 首先参见图2D，在衬底100和深沟槽上沉积第一氧化物层141。第一氧化物层141 可以沉积至厚度在至的范围内。在第一氧化物层141沉积后，以1050至 1200实施第一退火工艺1至2小时。第一氧化物层141的覆盖率可以在65至75的范围内。 0077 然后，参见图2E，在第一氧化物层141上沉积第二氧化物层142。第二氧化物层 142可以沉积至厚度在至的范围内。与第一氧化物层141的情况一样，在第二氧化物层沉积时，以。

39、1050至1200实施第二退火工艺1至2小时。同样，与第一氧化物层141的情况一样，第二氧化物层142的覆盖率可以在65至75的范围内。 0078 设定以上提到的针对第一氧化物层141和第二氧化物层142的条件(例如厚度、退火温度以及退火持续时间)以使得两次退火工艺期间的应力最小化。如果以上的条件没有满足，则在退火工艺中应力增加，必然使隔离结构180中的物理缺陷的发生增加。说明书CN 103011048 A 10 7/9页 11 0079 然后，利用填充物150实施填隙工艺以填充深沟槽内的空的空间。可以将填充物 150填隙为厚度在至的范围内。可以将多晶硅材料用作填充物150。图2F。

40、示出在填隙深沟槽内部后实施平坦化的状态。 0080 如上面所说明的，根据一个一般性方面，深沟槽形成为预定深度，沉积第一氧化物层141，实施第一退火，沉积第二氧化物层142，实施第二退火，以及利用填充物150填隙深沟槽的内部。因为隔离结构180是使用合理的工艺(rationalized process)制造的，所以可以减少衬底100上缺陷的形成以及电流的泄漏。 0081 例如，为了减少泄漏电流和硅缺陷，依照以上提到的条件来实施包括氧化物层140 沉积、退火以及填充物150的填隙在内的所述工艺。具体地，考虑到泄漏电流消除的测试结果以及制造该产品的工艺容限，填隙在深沟槽中的填充物150可以。

41、设置为厚度至少约在至的范围内。 0082 此外，根据实验，即使通过两个蚀刻过程来制造深沟槽，但是随着包括第一氧化物层141和第二氧化物层142的氧化物层140的厚度的增加，硅缺陷也趋于增加。为了解决这个问题，通过沉积第一氧化物层141、实施第一退火、在上面沉积第二氧化物层142以及实施第二退火，可以缓解在后续过程中由于氧化物层140的收缩引起的应力。通过依次形成第一氧化物层141和第二氧化物层142，较少的电流泄漏通过所得到的结构。 0083 在按以上说明的那样实施填隙过程后，将填充物150填隙在深沟槽的内部中。之后对于其中填隙有填充物150的深沟槽实施平坦化。 0084 然后，将。

42、参见图2F至图2J说明根据一个一般性方面对隔离结构180平坦化的过程。 0085 例如，参见图2F，在利用填充物150填充深沟槽的内部后，通过实施第一CMP来移除氧化物层140的保留在衬底100上表面上的一部分。以保留至的氧化物层 141的方式实施第一CMP。 0086 在第一CMP完成后，湿蚀刻保留在衬底100上表面上的氧化物层141，以由此移除氧化物层141。能够不仅移除保留在掩模氮化物层111上的氧化物层141，还能够移除氧化物层140的在第一沟槽125内侧壁上的上部分。参见图2G，结果是形成了隔离结构180。 0087 参见图2H，实施回蚀工艺以移除填隙在深沟槽内的填充物150。

43、，即从深沟槽的上表面移除多晶硅材料至预定深度。本文使用的预定深度可以优选地为至如果填充物150从深沟槽的上表面回蚀至小于则在后续的蚀刻和清洗工艺期间填充物150可能暴露，并在器件中造成缺陷。相反地，如果填充物150回蚀至大于则在后面的阶段(即在第四氧化物层160的沉积期间)覆盖率性质可能劣化。 0088 如图2I所示，在将保留在深沟槽中的填充物150氧化之后(未示出)，在氧化的填充物150上沉积第四氧化物层160，以由此填充深沟槽。第四氧化物层160可以是高密度等离子(High Density Plasma，HDP)氧化物层。以下，将第四氧化物层160称作“HDP氧化物层”。HD。

44、P氧化物层可以填充约至该厚度范围是考虑到填充物150的回蚀程度的厚度范围。也就是说，以上厚度范围是考虑了回蚀容限。然后，实施第二CMP以使得至的掩模氮化物层111保留在衬底100的表面上。之后通过使用磷酸和 HF移除掩模氮化物层111。说明书CN 103011048 A 11 8/9页 12 0089 结果，参见图2J，随着移除掩模氮化物层111的最后保留部分，可以形成半导体器件的隔离结构180，其中，构成硬掩模的掩模氮化物层111以及掩模氧化物层112从所述隔离结构180移除。参见图2J，隔离结构180的最终形式包括衬底100、形成在衬底100上的沟槽、形成在沟槽底表面和内侧。

45、壁上的氧化物层140、部分填充沟槽的填充物150以及将沟槽的填充物150的上部填充至高于沟槽的上表面的高度的第四氧化物层160。在沟槽的内侧壁与氧化物层140之间的边界上形成底切结构101。 0090 根据以上说明的制造半导体器件的隔离结构180的方法，可以通过使用两步蚀刻工艺来形成深沟槽，依次为：可以在形成的沟槽上形成第一氧化物层141，可以实施第一退火，可以形成第二氧化物层142，以及可以实施第二退火。因此可以使在形成半导体器件期间产生的物理缺陷以及应力最小化，并且可以防止电流泄漏。 0091 隔离结构180可以用于电隔离半导体器件中的电路器件。也就是说，根据一个一般性方面，半。

46、导体器件可以包括：衬底100、形成在衬底100上的电路器件以及用于隔离电路器件的隔离结构180，并且如以上说明的，隔离结构180可以具有在沟槽与氧化物层140 之间的边界上的底切结构101。 0092 图3示出根据一个一般性方面包括隔离结构180的半导体器件的实例。 0093 首先，图3是半导体器件的垂直横截面视图。参见图3，该半导体器件包括电路区 300、场区200以及隔离结构180。 0094 电路区300是电路器件形成的位置。根据图3所示的半导体器件的实例，在电路区300中形成一个晶体管电路。该电路区300在水平方向上通过隔离结构180电隔离并且在垂直方向上被阻挡层(barrier。

47、 layer，NBL)310电隔离。 0095 在该实例中，电路区300包括使电路绝缘的阻挡层(NBL)310。在阻挡层310上形成第一阱区320和第二阱区330，并且第一阱区320和第二阱区330彼此邻接。第一阱区 320可以形成为高密度P型区，第二阱区330可以形成为高密度N型区。也就是说，第一阱区320和第二阱区330与各自的源极区340和漏极区350相比具有每单位体积更高的掺杂剂浓度。 0096 源极区340可以形成在第一阱区320上，漏极区350可以形成在第二阱区330上。栅极区360可以存在于漏极区350与源极区340之间的第一阱区320和第二阱区330上，并且可以延伸到。

48、存在于漏极区350与源极区340之间的场氧化物层200上。 0097 场氧化物层200(或场区)可以形成为使电路区300绝缘。参见图3，场区200可以形成在隔离结构180与源极区340之间、栅极区360与漏极区350之间以及漏极区350 与隔离区180之间。场氧化物层200可以通过LOCOS形成。 0098 参见图2A至2J，在经过两次蚀刻以形成深沟槽、两次沉积以形成氧化物层140以及退火之后形成了隔离结构180。 0099 然而，图3中所示的半导体器件只是根据多个一般性方面的半导体器件的一个实例。因此，包括不同类型的电路器件的半导体器件也可以包括在根据其它一般性方面的其它实例中。 0。

49、100 图4是示出根据另一个一般性方面的半导体器件的隔离结构180的图。 0101 参见图4，该半导体器件的隔离结构180可以包括形成在第一氧化物层141与第二氧化物层142之间的附加的氮化物层170。所述附加的氮化物层170可以在图2D中的第一说明书CN 103011048 A 12 9/9页 13 氧化物层141沉积和退火后沉积。如图4所示，所述附加的氮化物层170还可以在形成于衬底100的上部上的第四氧化物层160之间形成。 0102 同时，如果在后面的步骤中通过LOCOS形成在隔离结构180的一侧上的场氧化物层200未对准，造成有源区形成在隔离结构180的一侧，以及第四氧化物层160的厚度不合适或者深沟槽不合适地向下回蚀，那么填充物150就可。

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