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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410737918.4(22)申请日 2014.12.05H03K 19/20(2006.01)(71)申请人 北京大学地址 100871 北京市海淀区颐和园路 5 号(72)发明人 贾嵩 王子一 刘黎 王源张钢刚(74)专利代理机构 北京路浩知识产权代理有限公司 11002代理人 李相雨(54) 发明名称一种基于延时的双轨预充逻辑 P 型及 N 型全加器电路(57) 摘要本发明公开了一种基于延时的双轨预充逻辑P 及 N 型全加器电路，本发明将基于延时的双轨预充逻辑引入全加器的设计中，对现有的全加器进行改进，改进后全加器能实现更低的。
2、延时、更快的速度、更低的功耗，同时更好的抗击差分功耗攻击。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书7页 附图5页(10)申请公布号 CN 104467815 A(43)申请公布日 2015.03.25CN 104467815 A1/2 页21.一种基于延时的双轨预充逻辑 N 型全加器电路，其特征在于，所述电路包括求和模块以及进位输出模块 ；所述进位输出模块包括进位输出单元和反向进位输出单元 ；所述进位输出单元包括PMOS 晶体管 Pc1，NMOS 晶体管 Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器 Fc1 ；所述 PMO。
3、S 晶体管 Pc1的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器 Fc1 的信号输入端、NMOS 晶体管Nc1的漏极以及 NMOS 晶体管 Nc2的漏极 ；所述 NMOS 晶体管 Nc1的栅极以及 NMOS 晶体管 Nc2的栅极分别连接输入信号 Bj、Cj ；所述 NMOS 晶体管 Nc1的源极以及 NMOS 晶体管 Nc2的源极分别连接所述 NMOS 晶体管 Nc3的漏极、NMOS 晶体管 Nc4的漏极 ；所述 NMOS 晶体管 Nc5的漏极连接所述 NMOS 晶体管 Nc4的漏极 ；所述 NMOS 晶体管 Nc3的源极、NMOS 晶体管 Nc4的源极以及NMOS 晶体管 Nc5的源。
4、极均连接所述 NMOS 晶体管 Nc6的漏极 ；所述 NMOS 晶体管 Nc3的栅极以及 NMOS 晶体管 Nc4的栅极均连接输入信号 Aj，所述 NMOS 晶体管 Nc5的栅极连接所述输入信号 Bj ；所述 NMOS 晶体管 Nc6的栅极连接所述时钟信号，其源极接地 ；所述反相器 Fc1 的信号输出端为进位输出信号 Cout ；所述反向进位输出单元为所述进位输出单元中的 NMOS 晶体管 Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入信号分别用输入信号 Bj 的反向、Cj 的反向、Aj 的反向、Aj 的反向以及 Bj 的反向替换 ；所述反相器 Fc1 的输出信号为进位输出信号 Cou。
5、t 的反向 ；所述求和模块包括求和单元和反向求和单元 ；所述求和单元包括 NMOS 晶体管 Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS 晶体管 Pj1以及反相器 Fj1 ；所述 NMOS 晶体管 Nj1的漏极连接所述 NMOS 晶体管 Nj7的漏极以及 PMOS 晶体管 Pj1的漏极 ；所述 NMOS 晶体管 Nj1的栅极连接输入信号 Cj，其源极连接所述述 NMOS 晶体管 Nj2的漏极，所说 NMOS 晶体管 Nj2的栅极连接输入信号 Bj，其源极连接所述 NMOS 晶体管 Nj3的漏极 ；所述 NMOS 晶体管 Nj3的栅极连接输入信号 Aj，其源极接地 ；。
6、所述 NMOS 晶体管 Nj4的源极、所述 NMOS 晶体管 Nj5的源极、所述NMOS 晶体管 Nj6的源极均连接所述 NMOS 晶体管 Nj8的漏极 ；所述 NMOS 晶体管 Nj4的漏极、所述 NMOS 晶体管 Nj5的漏极、所述 NMOS 晶体管 Nj6的漏极均连接所述 NMOS 晶体管 Nj7的源极 ；所述 NMOS 晶体管 Nj4的栅极连接所述输入信号 Aj，所述 NMOS 晶体管 Nj5的栅极连接所述输入信号 Bj，所述 NMOS 晶体管 Nj6的栅极连接所述输入信号 Cj ；所述 NMOS 晶体管 Nj7的栅极连接所述进位输出信号 Cout 的反向 ；所述 NMOS 晶体管 N。
7、j8的栅极连接所述时钟信号，其源极接地 ；所述 PMOS 晶体管 Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器 Fj1 的信号输入端，所述反相器 Fj 的信号输出端为求和输出信号 Sum ；所述反向求和单元为所述求和单元中 NMOS 晶体管 Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号 Cj 的反向、Bj 的反向、Aj 的反向、Cj 的反向、Bj 的反向、Aj的反向、进位输出信号Cout替换，所述反相器Fj的信号输出端为求和输出信号Sum的反向。2.根据权利要求1所述的一种基于延时的双轨预充逻辑N型全加器电路，其特征在于，所述电路的。
8、控制逻辑为 ：Cout Aj*Bj+Aj*Cj+Bj*CjSum Aj Bj Cj (Aj+Bj+Cj)*Cout+Aj*Bj*Cj。3.一种基于延时的双轨预充逻辑 P 型全加器电路，其特征在于，所述电路包括求和模权 利 要 求 书CN 104467815 A2/2 页3块以及进位输出模块 ；所述进位输出模块包括进位输出单元和反向进位输出单元 ；所述进位输出单元包括PMOS 晶体管 P1、P2、P3、P4、P5、P6，NMOS 晶体管 N1 以及反相器 Fp1 ；所述 PMOS 晶体管 P1 的栅极连接时钟信号，其源极连接电源，其漏极连接所述 PMOS 晶体管 P2 的源极以及 PMOS 晶体。
9、管 P3 的源极 ；所述 PMOS 晶体管 P2 的漏极以及 PMOS 晶体管 P3 的漏极均连接所述 PMOS晶体管 P4 的源极以及 PMOS 晶体管 P5 的源极 ；所述 PMOS 晶体管 P2 的栅极以及 PMOS 晶体管 P3 的栅极分别连接输入信号 A、B ；所述 PMOS 晶体管 P5 的漏极连接所述 PMOS 晶体管 P6的源极 ；所述PMOS晶体管P4的漏极以及PMOS晶体管P5的源极均连接所述NMOS晶体管N1的漏极 ；所述 PMOS 晶体管 P4 的栅极、PMOS 晶体管 P5 的栅极以及 PMOS 晶体管 P6 的栅极分别连接输入信号 C、B、A ；所述 NMOS 晶体。
10、管 N1 的栅极连接所述时钟信号，其源极接地 ；所述反相器 Fp1 的信号输入端连接所述 NMOS 晶体管 N1 的漏极 ；所述反相器 Fp1 的信号输出端为进位输出信号 Cout ；所述反向进位输出单元为所述进位输出单元中 PMOS 晶体管 P2、P3、P4、P5、P6 的栅极连接的输入信号分别用输入信号 A 的反向、B 的反向、C 的反向、A 的反向、B 的反向替换 ；所述反相器 Fp1 的信号输出端为进位输出信号 Cout 的反向 ；所述求和模块包括求和单元和反向求和单元 ；所述求和单元包括 PMOS 晶体管 P7、P8、P9、P10、P11、P12、P13、P14，NMOS 晶体管 N。
11、2 以及反相器 Fp2 ；所述 PMOS 晶体管 P7 的栅极连接所述时钟信号，其源极连接电源，其漏极连接所述PMOS晶体管P8的源极以及所述PMOS晶体管P9的源极 ；所述PMOS晶体管P8的漏极连接所述PMOS晶体管P10的源极 ；所述PMOS晶体管 P10 的漏极连接所述 PMOS 晶体管 P11 的源极 ；所述 PMOS 晶体管 P11 的漏极以及所述PMOS晶体管P9的漏极均所述PMOS晶体管P13的源极、PMOS晶体管P14的源极以及PMOS晶体管P12的源极 ；所述PMOS晶体管P19的栅极连接所述进位输出信号Cout的反向 ；所述PMOS 晶体管 P8 的栅极、所述 PMOS 。
12、晶体管 P10 的栅极以及所述 PMOS 晶体管 P11 的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管 P12 的栅极、所述 PMOS 晶体管 P13 的栅极以及所述 PMOS 晶体管 P14 的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管 P12 的漏极、所述 PMOS 晶体管 P13 的漏极以及所述 PMOS 晶体管 P14 的漏极均连接所述 NMOS 晶体管N2 的漏极 ；所述 NMOS 晶体管 N2 的栅极连接所述时钟信号，其源极接地 ；所述相器 Fp2 的信号输入端连接所述 NMOS 晶体管 N2 的漏极，所述反相器 Fp2 的信号输出端为求和输。
13、出信号Sum ；所述反向求和单元为所述求和单元中 PMOS 晶体管 P8、P9、P10、P11、P12、P13、P14 的栅极连接的输入信号分别用输入信号 A 的反向、进位输出信号 Cout、B 的反向、C 的反向、A 的反向、B 的反向、C 的反向替换 ；所述反相器 Fp2 的信号输出端为输出信号 Sum 的反向。4.根据权利要求3所述的一种基于延时的双轨预充逻辑P型全加器电路，其特征在于，所述电路的控制逻辑为 ：Cout A*B+A*C+B*CSum A B C (A+B+C)*Cout+A*B*C。权 利 要 求 书CN 104467815 A1/7 页4一种基于延时的双轨预充逻辑 P 。
14、型及 N 型全加器电路技术领域0001 本发明涉及集成电路技术领域，更具体涉及一种基于延时的双轨预充逻辑 P 型及N 型全加器电路。背景技术0002 在数字电路中，全加器起到对三个信号进行求和的作用，其真值表见表 1，A，B，C为输入，Cout 为进位输出信号，Sum 为本位和输出，即求和输出信号，其逻辑表达式为 Cout AB+AC+BC，Sum A B C，全加器就是在上述公式的基础上使用与非门和异或门级联实现的。0003 表10004 A B C Cout Sum0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 0。
15、1 1 1 1 10005 基于上述公式的全加器结构如图1所示。由图可得，本位和输出信号Sum是通过将三个输入信号 a、b、cin 依次异或实现的。进位输出信号 Cout 通过一共 5 个与非门的级联实现，从图中可以看出基于延时的双轨预充逻辑 (DDPL 逻辑 ) 的一个特点，对于一个信号，将双轨交换位置就产生了这个信号的反信号，所以在 DDPL 逻辑中，如果不是要引入延时的话，是不需要设计专门的 DDPL 反相器的。这样的话，电路完全相当于用逻辑单元实现的一个电路模块，其功耗、速度、功耗平衡度完全依仗于用到的逻辑单元的性能，当逻辑单元性能好的时候，这个全加器也能实现很好的性能。0006 但是。
16、这种设计方法对于全加器这样一个数字电路尤其是加密电路中常用的重要模块来说显得有些浪费，并且过于复杂的结构会给抗DPA(功耗攻击中的差分功耗分析)攻击带来困难。说 明 书CN 104467815 A2/7 页5发明内容0007 ( 一 ) 要解决的技术问题0008 本发明要解决的技术问题是如何设计基于 DDPL 全加器电路，能够同时简化电路结构、降低功耗，并且有效抗击 DPA。0009 ( 二 ) 技术方案0010 为了解决上述技术问题，本发明提供了一种基于延时的双轨预充逻辑 N 型全加器电路，所述电路包括求和模块以及进位输出模块 ；0011 所述进位输出模块包括进位输出单元和反向进位输出单元 。
17、；所述进位输出单元包括 PMOS 晶体管 Pc1，NMOS 晶体管 Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器 Fc1 ；所述 PMOS 晶体管Pc1的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器Fc1的信号输入端、NMOS晶体管 Nc1的漏极以及 NMOS 晶体管 Nc2的漏极 ；所述 NMOS 晶体管 Nc1的栅极以及 NMOS 晶体管Nc2的栅极分别连接输入信号 Bj、Cj ；所述 NMOS 晶体管 Nc1的源极以及 NMOS 晶体管 Nc2的源极分别连接所述 NMOS 晶体管 Nc3的漏极、NMOS 晶体管 Nc4的漏极 ；所述 NMOS 晶体管 Nc5的漏极连接。
18、所述 NMOS 晶体管 Nc4的漏极 ；所述 NMOS 晶体管 Nc3的源极、NMOS 晶体管 Nc4的源极以及 NMOS 晶体管 Nc5的源极均连接所述 NMOS 晶体管 Nc6的漏极 ；所述 NMOS 晶体管 Nc3的栅极以及 NMOS 晶体管 Nc4的栅极均连接输入信号 Aj，所述 NMOS 晶体管 Nc5的栅极连接所述输入信号 Bj ；所述 NMOS 晶体管 Nc6的栅极连接苏搜狐时钟信号，其源极接地 ；所述反相器 Fc1的信号输出端为进位输出信号 Cout ；0012 所述反向进位输出单元为所述进位输出单元中的 NMOS 晶体管 Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入。
19、信号分别用输入信号 Bj 的反向、Cj 的反向、Aj 的反向、Aj 的反向以及 Bj的反向替换 ；所述反相器 Fc1 的输出信号为进位输出信号 Cout 的反向 ；0013 所述求和模块包括求和单元和反向求和单元 ；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS 晶体管 Pj1以及反相器 Fj1 ；所述 NMOS 晶体管 Nj1的漏极连接所述 NMOS 晶体管 Nj7的漏极以及 PMOS 晶体管 Pj1的漏极 ；所述 NMOS 晶体管 Nj1的栅极连接输入信号 Cj，其源极连接所述述 NMOS 晶体管 Nj2的漏极，所说 NMOS 晶体管。
20、 Nj2的栅极连接输入信号 Bj，其源极连接所述 NMOS 晶体管 Nj3的漏极 ；所述 NMOS 晶体管 Nj3的栅极连接输入信号 Aj，其源极接地 ；所述 NMOS 晶体管 Nj4的源极、所述 NMOS 晶体管 Nj5的源极、所述NMOS 晶体管 Nj6的源极均连接所述 NMOS 晶体管 Nj8的漏极 ；所述 NMOS 晶体管 Nj4的漏极、所述 NMOS 晶体管 Nj5的漏极、所述 NMOS 晶体管 Nj6的漏极均连接所述 NMOS 晶体管 Nj7的源极 ；所述 NMOS 晶体管 Nj4的栅极连接所述输入信号 Aj，所述 NMOS 晶体管 Nj5的栅极连接所述输入信号 Bj，所述 NMO。
21、S 晶体管 Nj6的栅极连接所述输入信号 Cj ；所述 NMOS 晶体管 Nj7的栅极连接所述进位输出信号 Cout 的反向 ；所述 NMOS 晶体管 Nj8的栅极连接所述时钟信号，其源极接地 ；所述 PMOS 晶体管 Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器 Fj1 的信号输入端，所述反相器 Fj 的信号输出端为求和输出信号 Sum ；0014 所述反向求和单元为所述求和单元中 NMOS 晶体管 Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号 Cj 的反向、Bj 的反向、Aj 的反向、Cj 的反向、Bj 的反向、Aj 的反向、进。
22、位输出信号 Cout 替换，所述反相器 Fj 的信号输出端为求和输出信号 Sum的反向。0015 优选地，所述电路的控制逻辑为 ：说 明 书CN 104467815 A3/7 页60016 Cout Aj*Bj+Aj*Cj+Bj*Cj0017 Sum Aj Bj Cj (Aj+Bj+Cj)*Cout+Aj*Bj*Cj0018 。0019 一种基于延时的双轨预充逻辑 P 型全加器电路，所述电路包括求和模块以及进位输出模块 ；0020 所述进位输出模块包括进位输出单元和反向进位输出单元 ；所述进位输出单元包括 PMOS 晶体管 P1、P2、P3、P4、P5、P6，NMOS 晶体管 N1 以及反相器。
23、 Fp1 ；所述 PMOS 晶体管 P1的栅极连接时钟信号，其源极连接电源，其漏极连接所述 PMOS 晶体管 P2 的源极以及 PMOS晶体管P3的源极 ；所述PMOS晶体管P2的漏极以及PMOS晶体管P3的漏极均连接所述PMOS晶体管 P4 的源极以及 PMOS 晶体管 P5 的源极 ；所述 PMOS 晶体管 P2 的栅极以及 PMOS 晶体管 P3 的栅极分别连接输入信号 A、B ；所述 PMOS 晶体管 P5 的漏极连接所述 PMOS 晶体管 P6的源极 ；所述PMOS晶体管P4的漏极以及PMOS晶体管P5的源极均连接所述NMOS晶体管N1的漏极 ；所述 PMOS 晶体管 P4 的栅极、。
24、PMOS 晶体管 P5 的栅极以及 PMOS 晶体管 P6 的栅极分别连接输入信号 C、B、A ；所述 NMOS 晶体管 N1 的栅极连接所述时钟信号，其源极接地 ；所述反相器 Fp1 的信号输入端连接所述 NMOS 晶体管 N1 的漏极 ；所述反相器 Fp1 的信号输出端为进位输出信号 Cout ；0021 所述反向进位输出单元为所述进位输出单元中 PMOS 晶体管 P2、P3、P4、P5、P6 的栅极连接的输入信号分别用输入信号 A 的反向、B 的反向、C 的反向、A 的反向、B 的反向替换 ；所述反相器 Fp1 的信号输出端为进位输出信号 Cout 的反向 ；0022 所述求和模块包括求。
25、和单元和反向求和单元 ；所述求和单元包括 PMOS 晶体管 P7、P8、P9、P10、P11、P12、P13、P14，NMOS 晶体管 N2 以及反相器 Fp2 ；所述 PMOS 晶体管 P7 的栅极连接所述时钟信号。其源极连接电源，其漏极连接所述 PMOS 晶体管 P8 的源极以及所述PMOS 晶体管 P9 的源极 ；所述 PMOS 晶体管 P8 的漏极连接所述 PMOS 晶体管 P10 的源极 ；所述 PMOS 晶体管 P10 的漏极连接所述 PMOS 晶体管 P11 的源极 ；所述 PMOS 晶体管 P11 的漏极以及所述 PMOS 晶体管 P9 的漏极均所述 PMOS 晶体管 P13 。
26、的源极、PMOS 晶体管 P14 的源极以及 PMOS 晶体管 P12 的源极 ；所述 PMOS 晶体管 P19 的栅极连接所述进位输出信号 Cout 的反向 ；所述 PMOS 晶体管 P8 的栅极、所述 PMOS 晶体管 P10 的栅极以及所述 PMOS 晶体管 P11的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管 P12 的栅极、所述 PMOS 晶体管 P13的栅极以及所述 PMOS 晶体管 P14 的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管P12的漏极、所述PMOS晶体管P13的漏极以及所述PMOS晶体管P14的漏极均连接所述NMOS晶体管 N2 。
27、的漏极 ；所述 NMOS 晶体管 N2 的栅极连接所述时钟信号。其源极接地 ；所述相器Fp2的信号输入端连接所述NMOS晶体管N2的漏极，所述反相器Fp2的信号输出端为求和输出信号 Sum ；0023 所述反向求和单元为所述求和单元中 PMOS 晶体管 P8、P9、P10、P11、P12、P13、P14的栅极连接的输入信号分别用输入信号 A 的反向、进位输出信号 Cout、B 的反向、C 的反向、A 的反向、B 的反向、C 的反向替换 ；所述反相器 Fp2 的信号输出端为输出信号 Sum 的反向。0024 优选地，所述电路的控制逻辑为 ：0025 Cout A*B+A*C+B*C0026 Su。
28、m A B C (A+B+C)*Cout+A*B*C 。说 明 书CN 104467815 A4/7 页70027 0028 ( 三 ) 有益效果0029 本发明提供了一种基于延时的双轨预充逻辑 P 型及 N 型全加器电路，本发明的电路在速度、功耗、抗 DPA 效果上都有了更好的表现，其中进位输出信号 Cout 延时最大降低38，求和输出信号 Sum 延时最大了 43，功耗最大降低了 38，归一化功耗分布 NED 最大降低了 40，归一化标准分布 NSD 最大降低了 55 ；本发明的电路在速度、功耗、抗 DPA 效果上都有更好的效果，并且很好地解决了电荷分享问题。附图说明0030 为了更清楚地。
29、说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。0031 图 1 为现有技术中全加器的电路图 ；0032 图 2a 为本发明的一种基于延时的双轨预充逻辑 N 型全加器电路的进位输出单元的电路图 ；0033 图 2b 为本发明的一种基于延时的双轨预充逻辑 N 型全加器电路的反向进位输出单元的电路图 ；0034 图 2c 本发明的一种基于延时的双轨预充逻辑 N 型全加器电路的求和单元的电路图；0035 图。
30、 2d 本发明的一种基于延时的双轨预充逻辑 N 型全加器电路的反向求和单元的电路图 ；0036 图 3 为图本发明的一种基于延时的双轨预充逻辑 N 型全加器电路的仿真波形图。0037 图 4a 为本发明的一种基于延时的双轨预充逻辑 P 型全加器电路的进位输出单元的电路图 ；0038 图 4b 为本发明的一种基于延时的双轨预充逻辑 P 型全加器电路的反向进位输出单元的电路图 ；0039 图 4c 本发明的一种基于延时的双轨预充逻辑 P 型全加器电路的求和单元的电路图；0040 图 4d 本发明的一种基于延时的双轨预充逻辑 P 型全加器电路的反向求和单元的电路图。具体实施方式0041 下面结合附图。
31、和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。0042 本发明公开了一种基于延时的双轨预充逻辑 N 型全加器电路，下面公式即为本发明的全加器的逻辑公式，电路图分别如图 2a、图 2b、图 2c 和图 2d 所示 ；0043 Cout Aj*Bj+Aj*Cj+Bj*Cj0044 Sum Aj Bj Cj (Aj+Bj+Cj)*Cout+Aj*Bj*Cj ；说 明 书CN 104467815 A5/7 页80045 上述 N 型全加器电路包括求和模块以及进位输出模块 ；所述进位输出模块包括进位输出单元和反向进位输出单元 ；所述进位输出单元包括PMOS晶体管。
32、Pc1，NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器 Fc1 ；所述 PMOS 晶体管 Pc1的源极连接电源，其栅极连接时钟信号 CLK，漏极连接所述反相器 Fc1 的信号输入端、NMOS 晶体管 Nc1的漏极以及 NMOS 晶体管Nc2的漏极 ；所述 NMOS 晶体管 Nc1的栅极以及 NMOS 晶体管 Nc2的栅极分别连接输入信号 Bj、Cj ；所述 NMOS 晶体管 Nc1的源极以及 NMOS 晶体管 Nc2的源极分别连接所述 NMOS 晶体管 Nc3的漏极、NMOS 晶体管 Nc4的漏极 ；所述 NMOS 晶体管 Nc5的漏极连接所述 NMOS 晶体管 Nc4。
33、的漏极 ；所述所述 NMOS 晶体管 Nc3的源极、NMOS 晶体管 Nc4的源极以及 NMOS 晶体管 Nc5的源极均连接所述 NMOS 晶体管 Nc6的漏极 ；所述 NMOS 晶体管 Nc3的栅极以及 NMOS 晶体管 Nc4的栅极均连接输入信号Aj，所述NMOS晶体管Nc5的栅极连接所述输入信号Bj ；所述NMOS晶体管Nc6的栅极连接苏搜狐时钟信号，其源极接地 ；所述反相器 Fc1 的信号输出端为进位输出信号 Cout。0046 所述反向进位输出单元为所述进位输出单元中的 NMOS 晶体管 Nc1、Nc2、Nc3、Nc4、Nc5的栅极连接的输入信号分别用输入信号 Bj 的反向、Cj 的。
34、反向、Aj 的反向、Aj 的反向以及 Bj的反向替换 ；所述反相器 Fc1 的输出信号为进位输出信号 Cout 的反向。0047 所述求和模块包括求和单元和反向求和单元 ；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS 晶体管 Pj1以及反相器 Fj1 ；所述 NMOS 晶体管 Nj1的漏极连接所述 NMOS 晶体管 Nj7的漏极以及 PMOS 晶体管 Pj1的漏极 ；所述 NMOS 晶体管 Nj1的栅极连接输入信号 Cj，其源极连接所述述 NMOS 晶体管 Nj2的漏极，所说 NMOS 晶体管 Nj2的栅极连接输入信号 Bj，其源极连接。
35、所述 NMOS 晶体管 Nj3的漏极 ；所述 NMOS 晶体管 Nj3的栅极连接输入信号 Aj，其源极接地 ；所述 NMOS 晶体管 Nj4的源极、所述 NMOS 晶体管 Nj5的源极、所述NMOS 晶体管 Nj6的源极均连接所述 NMOS 晶体管 Nj8的漏极 ；所述 NMOS 晶体管 Nj4的漏极、所述 NMOS 晶体管 Nj5的漏极、所述 NMOS 晶体管 Nj6的漏极均连接所述 NMOS 晶体管 Nj7的源极 ；所述 NMOS 晶体管 Nj4的栅极连接所述输入信号 Aj，所述 NMOS 晶体管 Nj5的栅极连接所述输入信号 Bj，所述 NMOS 晶体管 Nj6的栅极连接所述输入信号 C。
36、j ；所述 NMOS 晶体管 Nj7的栅极连接所述进位输出信号 Cout 的反向 ；所述 NMOS 晶体管 Nj8的栅极连接所述时钟信号，其源极接地 ；所述 PMOS 晶体管 Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器 Fj1 的信号输入端，所述反相器 Fj 的信号输出端为求和输出信号 Sum。0048 所述反向求和单元为所述求和单元中 NMOS 晶体管 Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7的栅极连接的输入信号分别用输入信号 Cj 的反向、Bj 的反向、Aj 的反向、Cj 的反向、Bj 的反向、Aj 的反向、进位输出信号 Cout 替换。0049 对上述全。
37、加器电路进行仿真，以观察电路的功能、功耗、速度等情况。仿真环境同样对所有输入信号用反相器进行了缓冲，全加器输入由 CMOS-DDPL 转换器给出，仿真延时中输出端平衡负载，仿真功耗时输出端不平衡负载，时钟周期 100MHz， 延时 1ns，工艺为SMIC40，在 HSPICE 上完成仿真。图 2a- 图 2d 的全加器仿真波形图如图 3 所示。由图可见，图 2a- 图 2d 所示结构能正确地实现全加器逻辑。0050 本发明还公开了一种基于延时的双轨预充逻辑 P 型全加器电路，如图 4a、4b、4c、4d 所示。所述 P 型全加器电路包括求和模块以及进位输出模块。0051 所述进位输出模块包括进。
38、位输出单元和反向进位输出单元 ；所述进位输出单元包说 明 书CN 104467815 A6/7 页9括 PMOS 晶体管 P1、P2、P3、P4、P5、P6，NMOS 晶体管 N1 以及反相器 Fp1 ；所述 PMOS 晶体管P1 的栅极连接时钟信号 CLK，其源极连接电源，其漏极连接所述 PMOS 晶体管 P2 的源极以及PMOS晶体管P3的源极 ；所述PMOS晶体管P2的漏极以及PMOS晶体管P3的漏极均连接所述PMOS 晶体管 P4 的源极以及 PMOS 晶体管 P5 的源极 ；所述 PMOS 晶体管 P2 的栅极以及 PMOS晶体管 P3 的栅极分别连接输入信号 A、B ；所述 PMO。
39、S 晶体管 P5 的漏极连接所述 PMOS 晶体管 P6 的源极 ；所述 PMOS 晶体管 P4 的漏极以及 PMOS 晶体管 P5 的源极均连接所述 NMOS 晶体管 N1 的漏极 ；所述 PMOS 晶体管 P4 的栅极、PMOS 晶体管 P5 的栅极以及 PMOS 晶体管 P6的栅极分别连接输入信号 C、B、A ；所述 NMOS 晶体管 N1 的栅极连接所述时钟信号，其源极接地 ；所述反相器Fp1的信号输入端连接所述NMOS晶体管N1的漏极 ；所述反相器Fp1的信号输出端为进位输出信号 Cout。0052 所述反向进位输出单元为所述进位输出单元中 PMOS 晶体管 P2、P3、P4、P5、。
40、P6 的栅极连接的输入信号分别用输入信号 A 的反向、B 的反向、C 的反向、A 的反向、B 的反向替换 ；所述反相器 Fp1 的信号输出端为进位输出信号 Cout 的反向。0053 所述求和模块包括求和单元和反向求和单元 ；所述求和单元包括 PMOS 晶体管 P7、P8、P9、P10、P11、P12、P13、P14，NMOS 晶体管 N2 以及反相器 Fp2 ；所述 PMOS 晶体管 P7 的栅极连接所述时钟信号。其源极连接电源，其漏极连接所述 PMOS 晶体管 P8 的源极以及所述PMOS 晶体管 P9 的源极 ；所述 PMOS 晶体管 P8 的漏极连接所述 PMOS 晶体管 P10 的源。
41、极 ；所述 PMOS 晶体管 P10 的漏极连接所述 PMOS 晶体管 P11 的源极 ；所述 PMOS 晶体管 P11 的漏极以及所述 PMOS 晶体管 P9 的漏极均所述 PMOS 晶体管 P13 的源极、PMOS 晶体管 P14 的源极以及 PMOS 晶体管 P12 的源极 ；所述 PMOS 晶体管 P19 的栅极连接所述进位输出信号 Cout 的反向 ；所述 PMOS 晶体管 P8 的栅极、所述 PMOS 晶体管 P10 的栅极以及所述 PMOS 晶体管 P11的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管 P12 的栅极、所述 PMOS 晶体管 P13的栅极以及所述。
42、 PMOS 晶体管 P14 的栅极分别连接所述输入信号 A、B、C ；所述 PMOS 晶体管P12的漏极、所述PMOS晶体管P13的漏极以及所述PMOS晶体管P14的漏极均连接所述NMOS晶体管 N2 的漏极 ；所述 NMOS 晶体管 N2 的栅极连接所述时钟信号。其源极接地 ；所述相器Fp2的信号输入端连接所述NMOS晶体管N2的漏极，所述反相器Fp2的信号输出端为求和输出信号 Sum。0054 所述反向求和单元为所述求和单元中 PMOS 晶体管 P8、P9、P10、P11、P12、P13、P14的栅极连接的输入信号分别用输入信号 A 的反向、进位输出信号 Cout、B 的反向、C 的反向、。
43、A 的反向、B 的反向、C 的反向替换 ；所述反相器 Fp2 的信号输出端为输出信号 Sum 的反向。0055 上述电路的控制逻辑为 ：0056 Cout A*B+A*C+B*C0057 Sum A B C (A+B+C)*Cout+A*B*C0058 。0059 对延时和功耗进行仿真，仿真结果分别见表 2 和表 3，其中 2P、2N、4P 和 4N 分别指现有技术上中的四种全加器 ；Pro_P 和 Pro_N 分别代表本发明中图 4a- 图 4d 所示结构的全加器以及 2a- 图 2d 所示结构的全加，延时表中的延时单位为 E-11s，表中数据显示了 8 个不同输入情况下 Cout 延时的平。
44、均值和 Sum 延时的平均值 ；功耗表中的功耗单位为 E-6w ，表 中数据为随机输入下 32 个周期的功耗数据进行处理的后的结果。说 明 书CN 104467815 A7/7 页100060 表20061 Delay(E-11s) Cout Sum2p 9.358788 9.9532632n 6.319825 6.622054p 7.062938 8.0953754n 5.397863 5.424588Pro_P 5.204138 7.82825Pro_N 3.381538 5.1916380062 表30063 2p 2n 4p 4n Pro_P Pro_NAvg(E-6w) 8.5232。
45、94 6.868083 4.478133 3.357589 2.932867 2.083717max(E-6w) 8.6209 6.9435 4.49 3.3794 2.9408 2.0957min(E-6w) 8.4186 6.8211 4.4483 3.3384 2.9245 2.0748max-min(E-6w) 0.2023 0.1224 0.0417 0.041 0.0163 0.0209NED 0.023466 0.017628 0.009287 0.012132 0.005543 0.009973标准差 (E-6w) 0.053369 0.035063 0.011629 0.01。
46、127 0.003452 0.005852NSD 0.006261 0.005105 0.002597 0.003357 0.001177 0.0028080064 从上述表中可以看出，图 4a- 图 4d 所示结构的全加器 Cout 延时降低了 25，Sum延时降低了 19，功耗降低了 47，NED 降低了 60，NSD 降低了 59 ；图 2a- 图 2d 所示结构的全加器 Cout 延时降低了 15，Sum 延时降低了 19，功耗降低了 51，NED 降低了31，NSD 降低了 34。本发明的全加器在速度、功耗、抗 DPA 效果上都有更好的表现。0065 上述PMOS晶体管是指P沟道金属氧化物半导体场效应晶体管 ；NMOS晶体管是指N沟道金属氧化物半导体场效应晶体管。0066 以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。说 明 书CN 104467815 A。