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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410854942.6(22)申请日 2014.12.30H01L 27/115(2006.01)H01L 21/8247(2006.01)(71)申请人上海华虹宏力半导体制造有限公司地址 201203 上海市浦东新区上海市张江高科技园区祖冲之路1399号(72)发明人刘宪周(74)专利代理机构北京集佳知识产权代理有限公司 11227代理人董世蕊 骆苏华(54) 发明名称分栅式闪存及其制作方法(57) 摘要一种分栅式闪存及其制作方法。所述分栅式闪存包括：半导体衬底，包括源线和位线；字线；第一存储位单元，位于字线和源线之间的半导体衬底。
2、上，从下至上依次包括：第一浮栅介质层、第一浮栅、第一控制栅介质层、第一控制栅、第一阻挡层和第一硅化钨层；第二存储位单元，位于字线和位线之间的半导体衬底上，从下至上依次包括：第二浮栅介质层、第二浮栅、第二控制栅介质层、第二控制栅、第二阻挡层和第二硅化钨层；隧穿氧化层；三个金属硅化层，分别设置于源线上、位线上和字线上；五个金属插塞，分别设置于第一硅化钨层上、第二硅化钨层上以及三个金属硅化层上。本发明可减少控制栅上金属插塞的数量，最终减小分栅式闪存的面积。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书8页 附图8页(10)申请公布号 CN 104。
3、465664 A(43)申请公布日 2015.03.25CN 104465664 A1/2页21.一种分栅式闪存，其特征在于，包括：半导体衬底，所述半导体衬底中具有间隔设置的源线和位线；字线，设置于所述源线和所述位线之间的半导体衬底上；第一存储位单元，位于所述字线和所述源线之间的半导体衬底上，所述第一存储位单元从下至上依次包括：第一浮栅介质层、第一浮栅、第一控制栅介质层、第一控制栅、第一阻挡层和第一硅化钨层；第二存储位单元，位于所述字线和所述位线之间的半导体衬底上，所述第二存储位单元从下至上依次包括：第二浮栅介质层、第二浮栅、第二控制栅介质层、第二控制栅、第二阻挡层和第二硅化钨层；隧穿氧化层，。
4、位于所述字线与所述半导体衬底、所述字线与所述第一存储位单元之间以及所述字线与所述第二存储位之间；三个金属硅化层，分别设置于所述源线上、所述位线上和所述字线上；五个金属插塞，分别设置于所述第一硅化钨层上、所述第二硅化钨层上以及三个所述金属硅化层上。2.如权利要求1所述的分栅式闪存，其特征在于，所述第一阻挡层和所述第二阻挡层为氮化钨。3.如权利要求1或2所述的分栅式闪存，其特征在于，所述第一阻挡层的厚度范围包括：100埃300埃，所述第二阻挡层的厚度范围包括：100埃300埃。4.如权利要求1所述的分栅式闪存，其特征在于，所述第一硅化钨的厚度范围包括：500埃600埃，所述第二硅化钨的厚度范围包括。
5、：500埃600埃。5.如权利要求1所述的分栅式闪存，其特征在于，所述金属硅化层的材料包括硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种。6.一种分栅式闪存的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上依次形成浮栅介质材料层、浮栅材料层、控制栅介质材料层、控制栅材料层、阻挡材料层和硅化钨材料层；在所述硅化钨材料层上形成具有开口的硬掩膜层，并在所述开口内形成覆盖所述硬掩膜层侧壁的第一侧墙；以所述第一侧墙和所述硬掩膜层为掩模，依次刻蚀所述硅化钨材料层、所述阻挡材料层、所述控制栅材料层和所述控制栅介质材料层直至露出所述浮栅材料层的部分上表面，形成第一凹槽；在所述第一凹槽的侧壁上形成第。
6、二侧墙；以所述硬掩膜层、所述第一侧墙和所述第二侧墙为掩模，依次刻蚀所述浮栅材料层和所述浮栅介质材料层直至露出所述半导体衬底的部分上表面，形成第二凹槽；在所述第二凹槽的内壁表面形成隧穿氧化层；在所述隧穿氧化层上形成填充满所述第二凹槽的字线；依次去除所述硬掩膜层以及位于所述硬掩膜层下的硅化钨材料层、阻挡材料层、控制栅材料层、控制栅介质材料层、浮栅材料层和浮栅介质材料层，形成位于所述字线两侧的第一存储位单元和第二存储位单元；权 利 要 求 书CN 104465664 A2/2页3在所述第一存储位单元远离所述字线一侧的半导体衬底中进行离子注入以形成源线，并在所述第二存储位单元远离所述字线一侧的半导体衬。
7、底中进行离子注入以形成位线；在所述源线上、所述位线上和所述字线上分别形成金属硅化层；在所述金属硅化层和剩余的所述硅化钨材料层上分别形成金属插塞。7.如权利要求6所述的分栅式闪存的制作方法，其特征在于，采用化学气相沉积工艺或原子层沉积工艺形成所述硅化钨材料层。8.如权利要求6或7所述的分栅式闪存的制作方法，其特征在于，所述硅化钨材料层的厚度范围包括：500埃600埃。9.如权利要求6所述的分栅式闪存的制作方法，其特征在于，采用化学气相沉积工艺或原子层沉积工艺形成所述阻挡材料层，所述阻挡材料层为氮化钨，所述阻挡材料层的厚度范围包括：100埃300埃。10.如权利要求6所述的分栅式闪存的制作方法，其。
8、特征在于，所述金属硅化层的材料包括硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种。权 利 要 求 书CN 104465664 A1/8页4分栅式闪存及其制作方法技术领域0001 本发明涉及半导体技术领域，尤其涉及一种分栅式闪存及其制作方法。背景技术0002 在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(闪存，flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有高集成度、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领。
9、域得到了广泛的应用。0003 闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。通常，依据构成存储单元的晶体管栅极结构的不同，闪存可以分为两种：堆叠栅式闪存和分栅式闪存。其中，分栅式闪存因为可以。
10、有效避免漏电流而导致的过擦除问题，具有低编程电压，而且编程效率高的优点而得到了广泛应用。0004 图1和图2是现有技术中一种分栅式闪存的结构示意图，其中图2是沿图1中AA方向得到的剖面图。所述分栅式闪存具体包括：0005 半导体衬底10，所述半导体衬底10中具有间隔设置的源线40和位线50；0006 字线32，设置于所述源线40和所述位线50之间的半导体衬底10上；0007 第一存储位单元，位于所述字线32和所述源线40之间的半导体衬底10上，所述第一存储位单元包括：位于所述半导体衬底10上的第一浮栅介质层11、位于所述第一浮栅介质层11上的第一浮栅12、位于所述第一浮栅12上的第一控制栅介质。
11、层13以及位于所述第一控制栅介质层13上的第一控制栅14；0008 第一侧墙结构15，位于所述第一存储位单元远离所述字线32一侧的半导体衬底10上；0009 第二存储位单元，位于所述字线32和位线50之间的半导体衬底10上，所述第二存储位单元包括：位于所述半导体衬底10上的第二浮栅介质层21、位于所述第二浮栅介质层21上的第二浮栅22、位于所述第二浮栅22上的第二控制栅介质层23以及位于所述第二控制栅介质层23上的第二控制栅24；0010 第二侧墙结构25，位于所述第二存储位单元远离所述字线32一侧的半导体衬底10上；0011 隧穿氧化层，位于所述第一存储位单元和所述字线32之间、所述第二存储。
12、位单元和所述字线32之间以及所述字线32和所述半导体衬底10之间；0012 第一金属硅化层47，位于所述源线40上；说 明 书CN 104465664 A2/8页50013 第二金属硅化层57，位于所述位线50上；0014 第三金属硅化层37，位于所述字线32上；0015 第一金属插塞48，位于所述第一金属硅化层47上；0016 第二金属插塞58，位于所述第二金属硅化层57上；0017 第三金属插塞38，位于所述第三金属硅化层37上；0018 第四金属插塞18，位于所述第一控制栅14上；0019 第五金属插塞28，位于所述第二控制栅24上；0020 帽盖层33，位于所述字线32上。0021 所。
13、述第一金属硅化层47、所述第二金属硅化层57和所述第三金属硅化层37均在后段制程中形成。0022 但是随着器件的小型化，分栅式闪存中的第一控制栅14和第二控制栅24分别需要很多带状排布的第四金属插塞18和第五金属插塞28，因此需要在闪存中专门为多个第四金属插塞18和多个第五金属插塞18设置一块区域(如图1中虚线区域所示)，从而增大了分栅式闪存的面积，不利于半导体器件的小型化。发明内容0023 本发明解决的问题是提供一种分栅式闪存及其制作方法，可以减少控制栅上金属插塞的数量，从而减小分栅式闪存的面积。0024 为解决上述问题，本发明提供一种分栅式闪存，包括：0025 半导体衬底，所述半导体衬底中。
14、具有间隔设置的源线和位线；0026 字线，设置于所述源线和所述位线之间的半导体衬底上；0027 第一存储位单元，位于所述字线和所述源线之间的半导体衬底上，所述第一存储位单元从下至上依次包括：第一浮栅介质层、第一浮栅、第一控制栅介质层、第一控制栅、第一阻挡层和第一硅化钨层；0028 第二存储位单元，位于所述字线和所述位线之间的半导体衬底上，所述第二存储位单元从下至上依次包括：第二浮栅介质层、第二浮栅、第二控制栅介质层、第二控制栅、第二阻挡层和第二硅化钨层；0029 隧穿氧化层，位于所述字线与所述半导体衬底、所述字线与所述第一存储位单元之间以及所述字线与所述第二存储位之间；0030 三个金属硅化层。
15、，分别设置于所述源线上、所述位线上和所述字线上；0031 五个金属插塞，分别设置于所述第一硅化钨层上、所述第二硅化钨层上以及三个所述金属硅化层上。0032 可选的，所述第一阻挡层和所述第二阻挡层为氮化钨。0033 可选的，所述第一阻挡层的厚度范围包括：100埃300埃，所述第二阻挡层的厚度范围包括：100埃300埃。0034 可选的，所述第一硅化钨的厚度范围包括：500埃600埃，所述第二硅化钨的厚度范围包括：500埃600埃。0035 可选的，所述金属硅化层的材料包括硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种。说 明 书CN 104465664 A3/8页60036 为解决上述问题，本发明。
16、还提供了一种分栅式闪存的制作方法，包括：0037 提供半导体衬底；0038 在所述半导体衬底上依次形成浮栅介质材料层、浮栅材料层、控制栅介质材料层、控制栅材料层、阻挡材料层和硅化钨材料层；0039 在所述硅化钨材料层上形成具有开口的硬掩膜层，并在所述开口内形成覆盖所述硬掩膜层侧壁的第一侧墙；0040 以所述第一侧墙和所述硬掩膜层为掩模，依次刻蚀所述硅化钨材料层、所述阻挡材料层、所述控制栅材料层和所述控制栅介质材料层直至露出所述浮栅材料层的部分上表面，形成第一凹槽；0041 在所述第一凹槽的侧壁上形成第二侧墙；0042 以所述硬掩膜层、所述第一侧墙和所述第二侧墙为掩模，依次刻蚀所述浮栅材料层和所。
17、述浮栅介质材料层直至露出所述半导体衬底的部分上表面，形成第二凹槽；0043 在所述第二凹槽的内壁表面形成隧穿氧化层；0044 在所述隧穿氧化层上形成填充满所述第二凹槽的字线；0045 依次去除所述硬掩膜层以及位于所述硬掩膜层下的硅化钨材料层、阻挡材料层、控制栅材料层、控制栅介质材料层、浮栅材料层和浮栅介质材料层，形成位于所述字线两侧的第一存储位单元和第二存储位单元；0046 在所述第一存储位单元远离所述字线一侧的半导体衬底中进行离子注入以形成源线，并在所述第二存储位单元远离所述字线一侧的半导体衬底中进行离子注入以形成位线；0047 在所述源线上、所述位线上和所述字线上分别形成金属硅化层；004。
18、8 在所述金属硅化层和剩余的所述硅化钨材料层上分别形成金属插塞。0049 可选的，采用化学气相沉积工艺或原子层沉积工艺形成所述硅化钨材料层。0050 可选的，所述硅化钨材料层的厚度范围包括：500埃600埃。0051 可选的，采用化学气相沉积工艺或原子层沉积工艺形成所述阻挡材料层，所述阻挡材料层为氮化钨，所述阻挡材料层的厚度范围包括：100埃300埃。0052 可选的，所述金属硅化层的材料包括硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种。0053 与现有技术相比，本发明的技术方案具有以下优点：0054 本发明提供的分栅式闪存中，在控制栅与其上的金属插塞之间依次增加阻挡层和硅化钨层，其中所述阻挡。
19、层可以阻止硅化钨层中的钨进入控制栅中以不影响控制栅的性能，所述硅化钨层作为控制栅与金属插塞之间的金属硅化层以降低接触电阻，从而可以减少控制栅上金属插塞的数量，最终可以减小分栅式闪存的面积。0055 本发明提供的分栅式闪存的制作方法中，在中段制程工艺中，增加在控制栅材料层上依次形成阻挡材料层和硅化钨材料层的步骤，并在刻蚀控制栅材料层前依次刻蚀硅化钨材料层和阻挡材料层，从而剩余的阻挡材料层可以阻止剩余的硅化钨材料层中的钨进入控制栅中以不影响控制栅的性能，剩余的硅化钨材料层可以作为控制栅与其上金属插塞之间的金属硅化层以降低闪存的控制电阻，从而采用简单工艺就可以减少控制栅上金属插塞的数量，最终可以减小。
20、分栅式闪存的面积。说 明 书CN 104465664 A4/8页7附图说明0056 图1和图2是现有技术中分栅式闪存的结构示意图；0057 图3至图13是本发明实施例提供的分栅式闪存的制作方法的结构示意图。具体实施方式0058 正如背景技术部分所述，现有技术中分栅式闪存中的控制栅需要连接比较多的金属插塞，从而使得分栅式闪存的面积比较大，不利于半导体器件的小型化。0059 上述技术问题产生的原因在于：由于在后段制程中很难在控制栅上形成金属硅化层，因此现有技术中直接在第一控制栅上形成第四金属插塞且直接在第二控制栅上形成第五金属插塞，即控制栅与金属插塞之间没有设置可以降低接触电阻的金属硅化层，从而使。
21、得控制栅与金属插塞之间的接触阻值比较大。在此基础上，为了避免其对分栅式闪存工作速度的影响，需要在第一控制栅上形成带状排布的多个第四金属插塞且在第二控制栅上形成带状排布的多个第五金属插塞，从而增加了分栅式闪存的面积。0060 针对上述技术问题，本发明提供了一种分栅式闪存单元及其制作方法，在保持后段制程中分别形成源线上、位线上和字线上的金属硅化层不变的前提下，在中段制程工艺中形成控制栅上的金属硅化层(即硅化钨层)，考虑到硅化钨层中的钨可能会进入控制栅中，又在硅化钨层和控制栅之间形成阻挡层，由于所述硅化钨层可以减小控制栅与其上金属插塞之间的接触电阻，从而可以减少控制栅上金属插塞的数量(如：将原来带状。
22、排布的多个金属插塞改为一个金属插塞)，最终可以减小分栅式闪存的面积。0061 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。0062 本实施例提供了一种分栅式闪存的制作方法，具体可以包括以下步骤。0063 首先执行步骤S1，参考图3所示，提供半导体衬底100，并在所述半导体衬底100上依次形成浮栅介质材料层110、浮栅材料层120、控制栅介质材料层130、控制栅材料层140、阻挡材料层150和硅化钨材料层160。0064 所述半导体衬底100可以为P型或N型的硅衬底、锗衬底、锗硅衬底或绝缘体上硅衬底中的任一种。0065 所述浮栅介质材料层110。
23、用于形成浮栅介质层，其材料可以为氧化硅，其形成工艺可以为热氧化工艺、原子层沉积工艺或化学气相沉积工艺。0066 所述浮栅材料层120用于形成浮栅，其材料可以为掺杂有N型或P型杂质离子的多晶硅或金属，其形成工艺可以为化学气相沉积工艺或溅射工艺。0067 所述控制栅介质材料层130用于形成控制栅介质层，其可以为ONO(氧化硅-氮化硅-氧化硅)的层叠结构，也可以为氧化硅的单层结构，其形成工艺可以为热氧化工艺、原子层沉积工艺或化学气相沉积工艺。0068 所述控制栅材料层140用于形成控制栅，其材料可以为掺杂有N型或P型杂质离子的多晶硅或金属，其形成工艺可以为化学气相沉积工艺或溅射工艺。0069 所述阻。
24、挡材料层150用于阻止后续形成的硅化钨材料层中的钨进入控制栅材料层140中，因此其可以选择任意对硅化钨起阻挡作用的材料，如：氮化钨(WN)，其可以采用说 明 书CN 104465664 A5/8页8化学气相沉积工艺或原子层沉积工艺等。0070 所述阻挡材料层150的厚度不能太厚，否则既浪费材料，又不利于半导体器件的小型化；所述阻挡材料层150的厚度也不能太薄，否则不能完全对硅化钨起阻挡作用，因此本实施例中所述阻挡材料层150的厚度范围可以包括：100埃300埃，如：100埃、200埃或300埃等。0071 所述硅化钨材料层160用作后续控制栅的金属硅化层，从而可以减少控制栅与其上的金属插塞之间。
25、的接触阻值，进而可以减少控制栅上的金属插塞的数量，最终在保证较高工作速度的基础上，减小了分栅式闪存的面积。0072 所述硅化钨材料层160的厚度不能太厚，否则既浪费材料，又不利于半导体器件的小型化；所述硅化钨材料层160的厚度也不能太薄，否则不能有效降低所述接触电阻，因此本实施例中所述硅化钨材料层160的厚度范围可以包括：500埃600埃，如：500埃、550埃或600埃等。0073 本实施例中可以采用原子层沉积工艺或化学气相沉积工艺等形成所述硅化钨材料层160。0074 接着执行步骤S2，参考图4所示，在所述硅化钨材料层160上形成具有开口210的硬掩膜层170。0075 所述硬掩膜层170。
26、可以为氮化硅材料，其可以采用化学气相沉积工艺形成，具体包括：在所述硅化钨材料层160上依次形成硬掩膜材料层和图形化的光刻胶层，所述图形化的光刻胶层限定了后续形成的开口210的位置和尺寸；以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜材料层，形成暴露出部分硅化钨材料层160表面的开口210；去除所述图形化的光刻胶层。0076 接着执行步骤S3，参考图5所示，在所述开口内形成覆盖所述硬掩膜层170侧壁的第一侧墙180。0077 所述第一侧墙180的材料与所述硬掩膜层170的材料不相同，本实施例中所述第一侧墙180的材料可以为氧化硅。0078 形成所述第一侧墙180的工艺对于本领域技术人员是熟知的，在。
27、此不再赘述。0079 接着执行步骤S4，参考图6所示，以所述第一侧墙180和所述硬掩膜层170为掩模，依次刻蚀所述硅化钨材料层160、所述阻挡材料层150、所述控制栅材料层140和所述控制栅介质材料层130直至露出所述浮栅材料层120的部分上表面，形成第一凹槽220。0080 具体地，以所述控制栅介质材料层130为刻蚀停止层，可以采用干法刻蚀工艺或湿法刻蚀工艺或者两者的结合来依次刻蚀所述硅化钨材料层160、所述阻挡材料层150、所述控制栅材料层140和所述控制栅介质材料层130，形成第一凹槽220。0081 接着执行步骤S5，参考图7所示，在所述第一凹槽的侧壁上形成第二侧墙190。0082 所。
28、述第二侧墙190可以使后续形成的浮栅的长度大于控制栅的长度，其材料可以为氮化硅。0083 本实施例中所述第二侧墙190同时位于所述第一凹槽内的第一侧墙180的侧面、所述硅化钨材料层160的侧面、所述阻挡材料层150的侧面、所述控制栅材料层140的侧面和所述控制栅介质材料层130的侧面。0084 需要说明的是，在本发明的其它实施例中，也可以仅在第一凹槽的部分侧壁(如：说 明 书CN 104465664 A6/8页9仅所述硅化钨材料层160的侧面、所述阻挡材料层150的侧面、所述控制栅材料层140的侧面和所述控制栅介质材料层130的侧面)上形成第二侧墙190，其不限制本发明的保护范围。0085 接。
29、着执行步骤S6，参考图8所示，以所述硬掩膜层170、所述第一侧墙180和所述第二侧墙190为掩模，依次刻蚀所述浮栅材料层120和所述浮栅介质材料层110直至露出所述半导体衬底100的部分上表面，形成第二凹槽230。0086 具体地，以所述半导体衬底100为刻蚀停止层，可以采用干法刻蚀工艺或湿法刻蚀工艺或者两者的结合来依次刻蚀所述浮栅材料层120和所述浮栅介质材料层110，形成第二凹槽230。0087 接着执行步骤S7，参考图9所示，在所述第二凹槽的内壁表面形成隧穿氧化层310。0088 所述隧穿氧化层310的材料可以为氧化硅，其厚度范围可以包括100埃150埃，具体可以采用化学气相沉积工艺或原。
30、子层沉积工艺形成。0089 接着执行步骤S8，参考图10所示，在所述隧穿氧化层310上形成填充满所述第二凹槽的字线320，所述字线320的上表面与所述硬掩膜层170的上表面齐平。0090 所述字线320的材料为多晶硅，其可以采用化学气相沉积工艺形成。0091 具体地，形成所述字线的方法包括：在所述隧穿氧化层310表面形成填充满所述第二凹槽并且覆盖所述硬掩膜层170表面的字线材料层；以所述硬掩膜层170为停止层，对所述字线材料层进行化学机械研磨，去除位于所述硬掩膜层170表面的字线材料层和隧穿氧化层，形成字线320。0092 接着执行步骤S9，参考图11所示，在所述字线320上表面形成帽盖层33。
31、0。0093 所述帽盖层330用于在后续刻蚀工艺中保护所述字线320不受损伤，其材料为氧化硅，具体可以采用热氧化工工艺在所述字线320表面形成所述帽盖层330。0094 在本发明的其它实施例中，也可以采用沉积工艺形成所述帽盖层330，其不限制本发明的保护范围。0095 接着执行步骤S10，参考图12所示，依次去除所述硬掩膜层以及位于所述硬掩膜层下的硅化钨材料层、阻挡材料层、控制栅材料层、控制栅介质材料层、浮栅材料层和浮栅介质材料层，形成位于所述字线320两侧的第一存储位单元和第二存储位单元。0096 本实施例中可以先采用湿法刻蚀工艺去除所述硬掩膜层，所述湿法刻蚀工艺采用磷酸溶液；然后采用干法刻。
32、蚀工艺，以所述第一侧墙180和所述帽盖层330为掩模，依次去除所述硬掩膜层下方的硅化钨层、阻挡材料层、控制栅材料层、控制栅介质材料层、浮栅材料层和浮栅介质材料层，形成分立于所述字线320两侧的第一存储位单元和第二存储位单元。0097 具体地，所述第一存储位单元可以包括：位于所述半导体衬底100上的第一浮栅介质层410、位于所述第一浮栅介质层410上的第一浮栅420、位于所述第一浮栅420上的第一控制栅介质层430、位于所述第一控制栅介质层430上的第一控制栅440、位于所述第一控制栅440上的第一阻挡层450以及位于所述第一阻挡层450上的第一硅化钨层460。0098 具体地，所述第二存储位单。
33、元可以包括：位于所述半导体衬底100上的第二浮栅介质层510、位于所述第二浮栅介质层510上的第二浮栅520、位于所述第二浮栅520上的说 明 书CN 104465664 A7/8页10第二控制栅介质层530、位于所述第二控制栅介质层530上的第二控制栅540、位于所述第二控制栅540上的第二阻挡层550以及位于所述第二阻挡层550上的第二硅化钨层560。0099 本实施例中所述第一控制栅440、所述第一阻挡层450和所述第一硅化钨层460采用同一掩模图案，因此三者的位置、形状和尺寸均相同；所述第二控制栅540、所述第二阻挡层550和所述第二硅化钨层560采用同一掩模图案，因此三者的位置、形状。
34、和尺寸均相同。0100 需要说明的是，在本发明的其它实施例中，所述第一控制栅440、所述第一阻挡层450和所述第一硅化钨层460可以采用两个或三个不同的掩模图案，因此三者的位置、形状和尺寸可以仅部分相同或完全不同，只要第一硅化钨层460能够发挥金属硅化物的作用且第一阻挡层450能阻止第一硅化钨层460中的钨进入第一控制栅440中即可；所述第二控制栅540、所述第二阻挡层550和所述第二硅化钨层560可以采用两个或三个不同的掩模图案，因此三者的位置、形状和尺寸可以仅部分相同或完全不同，只要第二硅化钨层560能够发挥金属硅化物的作用且第二阻挡层550能阻止第二硅化钨层560中的钨进入第二控制栅54。
35、0中即可。0101 接着执行步骤S11，继续参考图12所述，在所述第一存储位单元远离所述字线320一侧的半导体衬底100上形成第三侧墙470，并在所述第二存储位单元远离所述字线320一侧的半导体衬底100上形成第四侧墙570。0102 所述第三侧墙470和所述第四侧墙570的材料可以为氮化硅，其可以在后续工艺中分别用于保护所述第一存储位单元和所述第二存储位单元，且可以用于调整后续形成的源线和位线的位置。0103 需要说明的是，本实施例在形成第三侧墙470和第四侧墙570之前，还可以先在第三侧墙470远离所述字线320的一侧的半导体衬底100中和第四侧墙570远离所述字线320的一侧的半导体衬底。
36、100中进行轻掺杂离子注入，从而形成轻掺杂区。0104 接着执行步骤S12，继续参考图12所示，在所述第三侧墙470远离所述字线320的一侧的半导体衬底100中进行离子注入以形成源线600，并在所述第四侧墙570远离所述字线320的一侧的半导体衬底100中进行离子注入以形成位线700。0105 形成源线600和位线700的具体过程对于本领域技术人员是熟知的，在此不再赘述。0106 接着执行步骤S13，参考图13所示，在所述源线600上依次形成第一金属硅化层670和第一金属插塞680，在所述位线700上依次形成第二金属硅化层770和第二金属插塞780，在所述字线320上依次形成第三金属硅化层370和第三金属插塞380，在所述第一硅化钨层460上形成第四金属插塞(图中未示出)，在所述第二硅化钨层560上形成第五金属插塞(图中未示出)。0107 上述三个金属硅化层和五个金属插塞都形成在层间介质层(图中未示出)中，其具体工艺与现有技术相同，在此不再赘述。0108 所述第一金属硅化层670、所述第二金属硅化层770和所述第三金属硅化层370的材料可以包括硅化钴、硅化镍、硅化钛和硅化钨中的一种或多种，其在后段制程工艺中形成。0109 本实施例中通过合理选择控制栅上的金属硅化层的材料(即硅化钨)和形成时间说 明 书CN 104465664 A10。