导线架及其芯片封装体.pdf

本发明公开了导线架，包括第一导线架和桥框架，所述第一导线架包括第一芯片座、多个第一连杆、一个第一外部引脚和第一外框，所述第一连杆的外端与所述第一外框连接，其内端与所述第一芯片座连接，所述第一外部引脚的外端与所述第一外框连接，其内端与放置在所述第一芯片座上的芯片的栅极导通，所述桥框架包括第二芯片座、多个第二连杆和第二外框，所述第二连杆的外端与所述第二外框连接，其内端与所述第二芯片座连接，所述第二芯片座的下边设置有折边，所述桥框架叠合到所述第一导线架的上方时，所述折边的底部与所述第一芯片座的下表面处于同一水平面上，所述第一芯片座和所述第二芯片座之间设置有粘接芯片的空间。

权利要求书1.  导线架，包括第一导线架和桥框架，其特征在于， 所述第一导线架包括第一芯片座、多个第一连杆、一个第一外部引脚和第 一外框，所述第一连杆的外端与所述第一外框连接，其内端与所述第一芯片座 连接，所述第一外部引脚的外端与所述第一外框连接，其内端与放置在所述第 一芯片座上的芯片的栅极导通， 所述桥框架包括第二芯片座、多个第二连杆和第二外框，所述第二连杆的 外端与所述第二外框连接，其内端与所述第二芯片座连接，所述第二芯片座的 下边设置有折边， 所述桥框架叠合到所述第一导线架的上方时，所述折边的底部与所述第一 芯片座的下表面处于同一水平面上，所述第一芯片座和所述第二芯片座之间设 置有粘接芯片的空间。 2.  根据权利要求1所述的一种双导线架，其特征在于，所述第一外框与所 述第二外框的外形尺寸一致。 3.  根据权利要求1所述的一种双导线架，其特征在于，所述桥框架和所述 第一导线架相互叠合时，所述第一导线架两侧的所述第一连杆和所述桥框架两 侧的所述第二连杆的数量和位置相对应。 4.  芯片封装体，其特征在于，包括： 第一导线架，所述第一导线架包括第一芯片座、第一外部引脚和多个第一 连杆，所述第一连杆的内端与所述第一芯片座连接，所述第一外部引脚的内端 与放置在所述第一芯片座上的倒装芯片的栅极导通； 桥框架，所述桥框架叠合到所述第一导线架上，所述桥框架包括第二芯片 座和多个第二连杆，所述第二连杆的内端与所述第二芯片座连接，所述第二芯 片座的下边设置有折边，所述折边的底部与所述第一芯片座的下表面处于同一 水平面上，所述第一芯片座和所述第二芯片座之间设置有粘接芯片的空间； 倒装芯片，所述倒装芯片的作用面焊接在所述第一芯片座的上表面，其非 作用面粘接在所述第二芯片座的下表面； 封装胶体，包覆所述倒装芯片和桥框架，所述折边的底面、所述第一外部 引脚的外端和所述第一芯片座的底面外漏于所述封装胶体外。 5.  根据权利要求4所述的芯片封装体，其特征在于，所述桥框架和所述第 一导线架相互叠合时，所述第一导线架两侧的所述第一连杆和所述桥框架两侧 的所述第二连杆的数量和位置相对应，所述第一连杆和所述第二连杆的外端外 漏于所述封装胶体外。 6.  根据权利要求4所述的芯片封装体，其特征在于，所述桥框架的上表面 包覆于所述封装胶体内或者所述桥框架的上表面外漏于所述封装胶体外。

说明书导线架及其芯片封装体
技术领域
本发明涉及半导体封装技术领域，尤其涉及导线架及其芯片封装体。
背景技术
半导体器件封装方法是将有晶片切割而成的芯片配置于导线架上并使芯片 电性连接至导线架，然后，在通过封装胶体包覆芯片，防止芯片收到外界恶劣 环境的损害，并提供芯片与外部电路之间电性连接的媒介。
目前的封装方法是将芯片通过结合材粘接在导线架的芯片座上，然后通过 焊接金线，将芯片和引脚进行电性连接，由于焊线的存在，其封装面积大，封 装体积大，封装工艺复杂。
发明内容
本发明的目的在于提出一种导线架及其芯片封装体，能够减小封装面积、 减小封装体积。简化封装工艺。
为达此目的，本发明采用以下技术方案：
第一方面，导线架，包括第一导线架和桥框架，
所述第一导线架包括第一芯片座、多个第一连杆、一个第一外部引脚和第 一外框，所述第一连杆的外端与所述第一外框连接，其内端与所述第一芯片座 连接，所述第一外部引脚的外端与所述第一外框连接，其内端与放置在所述第 一芯片座上的芯片的栅极导通，
所述桥框架包括第二芯片座、多个第二连杆和第二外框，所述第二连杆的 外端与所述第二外框连接，其内端与所述第二芯片座连接，所述第二芯片座的 下边设置有折边，
所述桥框架叠合到所述第一导线架的上方时，所述折边的底部与所述第一 芯片座的下表面处于同一水平面上，所述第一芯片座和所述第二芯片座之间设 置有粘接芯片的空间。
进一步地，所述第一外框与所述第二外框的外形尺寸一致。
进一步地，所述桥框架和所述第一导线架相互叠合时，所述第一导线架两 侧的所述第一连杆和所述桥框架两侧的所述第二连杆的数量和位置相对应。
第二方面，芯片封装体，包括：
第一导线架，所述第一导线架包括第一芯片座、第一外部引脚和多个第一 连杆，所述第一连杆的内端与所述第一芯片座连接，所述第一外部引脚的内端 与放置在所述第一芯片座上的倒装芯片的栅极导通；
桥框架，所述桥框架叠合到所述第一导线架上，所述桥框架包括第二芯片 座和多个第二连杆，所述第二连杆的内端与所述第二芯片座连接，所述第二芯 片座的下边设置有折边，所述折边的底部与所述第一芯片座的下表面处于同一 水平面上，所述第一芯片座和所述第二芯片座之间设置有粘接芯片的空间；
倒装芯片，所述倒装芯片的作用面焊接在所述第一芯片座的上表面，其非 作用面粘接在所述第二芯片座的下表面；
封装胶体，包覆所述倒装芯片和桥框架，所述折边的底面、所述第一外部 引脚的外端和所述第一芯片座的底面外漏于所述封装胶体外。
进一步地，所述桥框架和所述第一导线架相互叠合时，所述第一导线架两 侧的所述第一连杆和所述桥框架两侧的所述第二连杆的数量和位置相对应，所 述第一连杆和所述第二连杆的外端外漏于所述封装胶体外。
进一步地，所述桥框架的上表面包覆于所述封装胶体内或者所述桥框架的 上表面外漏于所述封装胶体外。
本发明提供的一种导线架及其芯片封装体，通过采用双导线架，第一导线 架和桥框架叠合的倒装芯片封装结构，使得芯片封装体结构简单、工艺简单和 成本较低，同时通过直接采用桥框架的外漏折边作为漏极管脚，节省产品空间， 芯片面积和封装胶体面积比为82％以上，节省PCB空间，利于电路高度集成。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描 述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出 创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的导线架的主视结构示意图；
图2是图1中A1-A1的剖视结构示意图；
图3是本发明实施例一提供的第一导线架的主视结构示意图；
图4是图4中A2-A2的剖视结构示意图；
图5是本发明实施例一提供的桥框架的主视结构示意图；
图6是图4中A3-A3的剖视结构示意图；
图7是本发明实施例二提供的芯片封装体的主视结构示意图；
图8是本发明实施例二提供的芯片封装体的侧视结构示意图；
图9是本发明实施例二提供的芯片封装体的后视结构示意图；
图10是本发明实施例二提供的芯片封装体的纵剖结构示意图；
图11是本发明实施例三提供的芯片封装体的主视结构示意图；
图12是本发明实施例三提供的芯片封装体的侧视结构示意图；
图13是本发明实施例三提供的芯片封装体的后视结构示意图；
图14是本发明实施例三提供的芯片封装体的纵剖结构示意图；
其中：
10、第一导线架     11、第一芯片座       12、第一连杆
13、第一外框       14、第一外部引脚
20、桥框架         21、第二芯片座       22、第二连杆
23、第二外框       24、折边
30、空间           40、倒装芯片        50、封装胶体
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例 中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述 的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施 例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施 例，都属于本发明保护的范围。
实施例一：
参考图1至图6，本发明实施例一提供的导线架，包括第一导线架10和桥 框架20，
所述第一导线架10包括第一芯片座11、多个第一连杆12、一个第一外部 引脚14和第一外框13，所述第一连杆12的外端与所述第一外框13连接，其内 端与所述第一芯片座11连接，所述第一外部引脚14的外端与所述第一外框13 连接，其内端与放置在所述第一芯片座11上的芯片的栅极导通，
所述桥框架20包括第二芯片座21、多个第二连杆22和第二外框23，所述 第二连杆22的外端与所述第二外框23连接，其内端与所述第二芯片座21连接， 所述第二芯片座21的下边设置有折边24，
所述桥框架20叠合到所述第一导线架10的上方时，所述折边24的底部与 所述第一芯片座11的下表面处于同一水平面上，所述第一芯片座11和所述第 二芯片座21之间设置有粘接芯片的空间30。
本发明提供的一种导线架，通过采用双导线架，第一导线架和桥框架叠合 的倒装芯片封装结构，使得芯片封装体结构简单、工艺简单和成本较低，
其中，所述第一外框13与所述第二外框23的外形尺寸一致。
其中，所述桥框架20和所述第一导线架10相互叠合时，所述第一导线架 10两侧的所述第一连杆12和所述桥框架20两侧的所述第二连杆22的数量和位 置相对应。
实施例二：
参考图7至图10，本发明实施例二提供的芯片封装体，包括：
第一导线架10，所述第一导线架10包括第一芯片座11、第一外部引脚14 和多个第一连杆12，所述第一连杆12的内端与所述第一芯片座11连接，所述 第一外部引脚14的内端与放置在所述第一芯片座11上的倒装芯片的栅极导通；
桥框架20，所述桥框架20叠合到所述第一导线架10上，所述桥框架20包 括第二芯片座21、多个第二连杆22，所述第二连杆22的内端与所述第二芯片 座21连接，所述第二芯片座21的下边设置有折边24，所述折边24的底部与所 述第一芯片座11的下表面处于同一水平面上，所述第一芯片座11和所述第二 芯片座21之间设置有粘接芯片的空间30；
倒装芯片40，所述倒装芯片40设置于所述空间30内，其作用面焊接在所 述第一芯片座11的上表面，其非作用面粘接在所述第二芯片座21的下表面；
封装胶体50，包覆所述倒装芯片40和桥框架20，所述折边24的底面、所 述第一外部引脚14的外端和所述第一芯片座11的底面外漏于所述封装胶体50 外。
本发明提供的芯片封装体，通过直接采用桥框架的外漏折边作为漏极管脚， 节省产品空间，芯片面积和封装胶体面积比为82％以上，节省PCB空间，利于电 路高度集成。
其中，所述桥框架20和所述第一导线架10相互叠合时，所述第一导线架 10两侧的所述第一连杆12和所述桥框架20两侧的所述第二连杆22的数量和位 置相对应，所述第一连杆12和所述第二连杆22的外端外漏于所述封装胶体50 外。
其中，所述桥框架20的上表面包覆于所述封装胶体50内。
实施例三
参考图11至图14，本发明实施例三提供的芯片封装体，与实施例二提供的 芯片封装体的主要区别在于：所述桥框架20的上表面外漏于所述封装胶体50 外。其他结构与实施例二的结构相同。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员 会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进 行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽 然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以 上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例， 而本发明的范围由所附的权利要求范围决定。