N沟道和P沟道端对端FINFET单元架构.pdf

本发明的各实施例公开一种N沟道和P沟道端对端FinFET单元架构，这种FinFET块架构使用端对端FinFET块。可以将具有第一导电类型的第一集合的半导体鳍和具有第二导电类型的第二集合的半导体鳍端对端地对准。块间隔离结构将第一和第二集合中的半导体鳍分离。第一集合中的鳍的端部邻近于块间隔离结构的第一侧，并且该第二集合中的鳍的端部邻近于块间隔离结构的第二侧。图案化的栅极导体层包括：第一栅极导体，其跨第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，其跨第二集合的半导体鳍中的至少一个鳍上延伸。第一栅极导体和第二栅极导体由块间导体连接。

权利要求书1.  一种集成电路，包括：衬底；第一集合的半导体鳍，在所述衬底上，在第一方向上对准；第二集合的半导体鳍，在所述衬底上，在所述第一方向上对准；块间隔离结构，在所述衬底上，所述块间隔离结构具有第一侧和第二侧，并且其中所述第一集合中的半导体鳍具有邻近于所述块间隔离结构的所述第一侧的端部，并且所述第二集合中的半导体鳍具有邻近于所述块间隔离结构的所述第二侧的端部；以及图案化的栅极导体层，包括：第一栅极导体，跨所述第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，跨所述第二集合的半导体鳍中的至少一个鳍延伸。2.  根据权利要求1所述的集成电路，其中所述第二集合中的半导体鳍与所述第一集合中的半导体鳍端对端地对准。3.  根据权利要求1所述的集成电路，包括：至少一个图案化的导体层，包括块间导体，所述块间导体平行于并且相邻于所述第一集合中的所述半导体鳍中的一个半导体鳍以及所述第二集合中的所述半导体鳍中的一个半导体鳍，所述块间导体将所述第一栅极导体连接至所述第二栅极导体。4.  根据权利要求1所述的集成电路，包括：至少一个图案化的导体层，包括块间导体，所述块间导体被布置用于将所述第一集合中的第一半导体鳍连接至所述第二集合中的第二半导体鳍，其中所述第二半导体鳍与所述第一半导体鳍端对端地对准。5.  根据权利要求1所述的集成电路，包括：多个图案化的导体层和层间连接件，所述多个图案化的导体层和层间连接件中的一个或多个导电导体被布置用于将所述第一集合中的半导体鳍连接至所述第二集合中的半导体鳍，被布置用于将所述第 一栅极导体连接至所述第二栅极导体，以及被布置用于将电源导体连接至所述第一集合和所述第二集合中的一个集合中的至少一个半导体鳍。6.  根据权利要求1所述的集成电路，其中所述第一集合和所述第二集合的半导体鳍包括晶体管的沟道、源极和漏极，并且在所述源极和漏极上包括应力体。7.  根据权利要求1所述的集成电路，其中在所述第一集合的半导体鳍中的至少一个半导体鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括应力体，所述应力体在所述端部上或者在所述端部与所述第一栅极导体之间应力体。8.  根据权利要求1所述的集成电路，其中在所述第一集合的半导体鳍中的至少一个半导体鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括第一应力体，所述第一应力体在所述端部上或者在所述端部与所述第一栅极导体之间应力体；而在所述第二集合的半导体鳍中的至少一个半导体鳍上的邻近于所述块间隔离结构的所述第二侧的所述端部包括第二应力体，所述第二应力体在所述端部上或者在所述端部与所述第二栅极导体之间应力体。9.  根据权利要求1所述的集成电路，包括电源连接件，所述电源连接件与所述第一集合和所述第二集合的半导体鳍耦合。10.  根据权利要求1所述的集成电路，其中所述第一集合和所述第二集合中的所述半导体鳍具有小于20nm的宽度。11.  根据权利要求1所述的集成电路，其中所述第一集合的半导体鳍的成员被配置为形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第一集合的半导体鳍的成员包括第一一致结构和第二一致结构，所述第一一致结构包括它们的第一源极/漏极区域，而所述第二一致结构包括它们的第二源极/漏极区域。12.  根据权利要求11所述的集成电路，其中所述第二集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域 相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第二集合的半导体鳍的成员包括第三一致结构和第四一致结构，所述第三一致结构包括它们的第一源极/漏极区域并且所述第四一致结构包括它们的第二源极/漏极区域。13.  根据权利要求12所述的集成电路，其中所述第一一致结构、所述第二一致结构、所述第三一致结构以及所述第四一致结构包括应力体。14.  根据权利要求1所述的集成电路，其中所述第一集合的半导体鳍的成员被配置为每个形成多个FinFET。15.  一种制造单元库的方法，包括：指定基础结构，包括：第一块，包括第一集合的半导体鳍，所述第一集合的半导体鳍在衬底上，在第一方向上对准；第二块，包括第二集合的半导体鳍，所述第二集合的半导体鳍在所述衬底上，在所述第一方向上对准；块间隔离结构，所述块间隔离结构在所述衬底上在所述衬底的第三区域中，所述块间隔离结构具有相邻于所述第一块的第一侧以及相邻于所述第二块的第二侧，其中所述第一集合中的半导体鳍具有邻近于所述块间隔离结构的所述第一侧的端部，而所述第二集合中的半导体鳍具有邻近于所述块间隔离结构的所述第二侧的端部；使用所述基础结构指定单元，所述单元由以下元件组成：图案化的栅极导体层，包括：第一栅极导体，跨所述第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，跨所述第二集合的半导体鳍中的至少一个鳍延伸；多个图案化的导体层，所述多个图案化的导体层中的一个或多个导电导体被布置用于将所述第一集合中的半导体鳍连接至所述第二集合中的半导体鳍，被布置用于将所述第一栅极导体连接至所述第二栅极导体，以及被布置用于将电源导体连接至所述第一集合和所述第二集合中的一个集合中的至少一个半导体鳍；多个层间连接件，连接半导体鳍、栅极导体、以及所述多个图案化的导体层中的导体；以及将所述单元的机器可读规范存储在非临时性数据存储介质上的单元库中。16.  根据权利要求15所述的方法，其中所述第二集合中的半导体鳍与所述第一集合中的半导体鳍端对端地对准。17.  根据权利要求15所述的方法，包括：至少一个图案化的导体层，所述至少一个图案化的导体层在所述多个图案化的导体层中，所述至少一个图案化的导体层包括块间导体，所述块间导体平行于并且相邻于所述第一集合中的所述半导体鳍中的一个半导体鳍以及所述第二集合中的所述半导体鳍中的一个半导体鳍，所述块间导体将所述第一栅极导体连接至所述第二栅极导体。18.  根据权利要求15所述的方法，包括：至少一个图案化的导体层，所述至少一个图案化的导体层在所述多个图案化的导体层中，所述至少一个图案化的导体层包括块间导体，所述块间导体布置用于将所述第一集合中的第一半导体鳍连接至所述第二集合中的第二半导体鳍，其中所述第二半导体鳍与所述第一半导体鳍端对端地对准。19.  根据权利要求15所述的方法，其中所述第一集合和所述第二集合的鳍包括晶体管的沟道、源极和漏极，并且在所述源极和漏极上包括应力体结构。20.  根据权利要求15所述的方法，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括应力体结构，所述应力体结构在所述端部上或者在所述端部与所述第一栅极导体之间应力体。21.  根据权利要求15所述的方法，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括第一应力体结构，所述第一应力体结构在所述端部上或 者在所述端部与所述第一栅极导体之间应力体；而在所述第二集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第二侧的所述端部包括第二应力体结构，所述第二应力体结构在所述端部上或者在所述端部与所述第二栅极导体之间应力体。22.  根据权利要求15所述的方法，包括电源导体，所述电源导体与所述第一集合和所述第二集合的半导体鳍耦合。23.  根据权利要求15所述的方法，其中所述第一集合和所述第二集合中的所述半导体鳍具有小于20nm的宽度。24.  根据权利要求15所述的方法，其中所述第一集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第一集合的半导体鳍的成员包括第一一致结构和第二一致结构，所述第一一致结构包括它们的第一源极/漏极区域，而所述第二一致结构包括它们的第二源极/漏极区域。25.  根据权利要求24所述的方法，其中所述第二集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第二集合的半导体鳍的成员包括第三一致结构和第四一致结构，所述第三一致结构包括它们的第一源极/漏极区域，而所述第四一致结构包括它们的第二源极/漏极区域。26.  根据权利要求25所述的方法，其中所述第一一致结构、所述第二一致结构、所述第三一致结构和所述第四一致结构包括应力体。27.  根据权利要求15所述的方法，其中所述第一集合的半导体鳍的成员被配置用于每个形成多个FinFET。28.  一种数据处理系统，所述数据处理系统适于处理电路设计的计算机实现的表示，包括：数据处理器和耦合至所述数据处理器的存储器，所述存储器存储可由所述数据处理器执行的指令，所述指令包括用于将机器可读电路 描述中指定的单元与单元库中的单元匹配的指令，所述单元库包括具有基础结构的多个单元，所述基础结构包括：第一块，包括第一集合的半导体鳍，所述第一集合的半导体鳍在第一方向上对准；第二块，包括第二集合的半导体鳍，所述第二集合的半导体鳍在所述第一方向上对准；块间隔离结构，所述块间隔离结构在第三区域中，所述块间隔离结构具有相邻于所述第一块的第一侧以及相邻于所述第二块的第二侧，其中所述第一集合中的半导体鳍具有邻近于所述块间隔离结构的所述第一侧的端部，而所述第二集合中的半导体鳍具有邻近于所述块间隔离结构的所述第二侧的端部；所述多个单元中的单元，包括：位于所述基础结构上的图案化的栅极导体层，包括：第一栅极导体，跨所述第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，跨所述第二集合的半导体鳍中的至少一个鳍延伸；多个图案化的导体层，所述多个图案化的导体层在所述基础结构上，所述多个图案化的导体层中的一个或多个导电导体被布置用于将所述第一集合中的半导体鳍连接至所述第二集合中的半导体鳍，被布置用于将所述第一栅极导体连接至所述第二栅极导体，并且被布置用于将电源导体连接至所述第一集合和所述第二集合中的一个集合中的至少一个半导体鳍；以及多个层间连接件，所述多个层间连接件在所述基础结构上，所述多个层间连接件连接半导体鳍、栅极导体、以及所述多个图案化的导体层中的导体。29.  根据权利要求28所述的系统，其中所述第二集合中的半导体鳍与所述第一集合中的半导体鳍端对端地对准。30.  根据权利要求28所述的系统，包括：至少一个图案化的导体层，所述至少一个图案化的导体层在所述多个图案化的导体层中，所述至少一个图案化的导体层包括块间导 体，所述块间导体平行于并且相邻于所述第一集合中的所述半导体鳍中的一个半导体鳍以及所述第二集合中的所述半导体鳍中的一个半导体鳍，所述块间导体将所述第一栅极导体连接至所述第二栅极导体。31.  根据权利要求28所述的系统，包括：至少一个图案化的导体层，包括块间导体，所述块间导体被布置用于将所述第一集合中的第一半导体鳍连接至所述第二集合中的第二半导体鳍，其中所述第二半导体鳍与所述第一半导体鳍端对端地对准。32.  根据权利要求28所述的系统，其中所述第一集合和所述第二集合的鳍包括晶体管的沟道、源极和漏极，并且包括在所述源极和漏极上的应力体结构。33.  根据权利要求28所述的系统，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括应力体结构，所述应力体结构在所述端部上或者在所述端部与所述第一栅极导体之间应力体。34.  根据权利要求28所述的系统，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括第一应力体结构，所述第一应力体结构在所述端部上或者在所述端部与所述第一栅极导体之间应力体；而在所述第二集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第二侧的所述端部包括第二应力体结构，所述第二应力体结构在所述端部上或者在所述端部与所述第二栅极导体之间应力体。35.  根据权利要求28所述的系统，包括电源连接件，所述电源连接件与所述第一集合和所述第二集合的半导体鳍耦合。36.  根据权利要求28所述的系统，其中所述第一集合和所述第二集合中的所述半导体鳍具有小于20nm的宽度。37.  根据权利要求28所述的系统，其中所述第一集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻 于所述块间隔离结构和第二源极/漏极区域，并且所述第一集合的半导体鳍的成员包括第一一致结构和第二一致结构，所述第一一致结构包括它们的第一源极/漏极区域，而所述第二一致结构包括它们的第二源极/漏极区域。38.  根据权利要求37所述的系统，其中所述第二集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第二集合的半导体鳍的成员包括第三一致结构和第四一致结构，所述第三一致结构包括它们的第一源极/漏极区域，而所述第四一致结构包括它们的第二源极/漏极区域。39.  根据权利要求38所述的系统，其中所述第一一致结构、所述第二一致结构、所述第三一致结构以及所述第四一致结构包括应力体。40.  根据权利要求28所述的系统，其中所述第一集合的半导体鳍的成员被配置用于每个形成多个FinFET。41.  一种制品，包括：由数据处理器可读的存储器，所述存储器存储单元库，所述单元库包括多个单元，至少一个单元具有基础结构，所述基础结构包括：第一块，包括第一集合的半导体鳍，所述第一集合的半导体鳍在第一方向上对准，所述第一集合具有第一导电类型；第二块，包括第二集合的半导体鳍，所述第二集合的半导体鳍在所述第一方向上对准，所述第二集合具有第二导电类型；块间隔离结构，在第三区域中，所述块间隔离结构具有相邻于所述第一块的第一侧以及相邻于所述第二块的第二侧，其中所述第一集合中的半导体鳍具有邻近于所述块间隔离结构的所述第一侧的端部，而所述第二集合中的半导体鳍具有邻近所述块间隔离结构的所述第二侧的端部；所述多个单元中的单元，包括：在所述基础结构上的图案化的栅极导体层，在所述基础结构 上的所述图案化的栅极导体层包括：第一栅极导体，跨所述第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，跨所述第二集合的半导体鳍中的至少一个鳍延伸；在所述基础结构上的多个图案化的导体层，在所述基础结构上的所述多个图案化的导体层中的一个或多个导电导体被布置用于将所述第一集合中的半导体鳍连接至所述第二集合中的半导体鳍，被布置用于将所述第一栅极导体连接至所述第二栅极导体，并且被布置用于将电源导体连接至所述第一集合和所述第二集合中的一个集合中的至少一个半导体鳍；以及多个层间连接件，在所述基础结构上，所述多个层间连接件连接半导体鳍、栅极导体、以及所述多个图案化的导体层中的导体。42.  根据权利要求41所述的制品，其中所述第二集合中的半导体鳍与所述第一集合中的半导体鳍端对端地对准。43.  根据权利要求41所述的制品，包括：所述多个图案化的导体层中的至少一个图案化的导体层，包括块间导体，所述块间导体被布置用于将所述第一栅极导体连接至所述第二栅极导体。44.  根据权利要求41所述的制品，包括：至少一个图案化的导体层，包括块间导体，所述块间导体被布置用于将所述第一集合中的第一半导体鳍连接至所述第二集合中的第二半导体鳍，其中所述第二半导体鳍与所述第一半导体鳍端对端地对准。45.  根据权利要求41所述的制品，其中所述第一集合和所述第二集合的鳍包括晶体管的沟道、源极和漏极，并且应力体在所述源极和漏极上包括应力体结构。46.  根据权利要求41所述的制品，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括应力体结构，所述应力体结构在所述端部上或者在所述端部与所述第一栅极导体之间应力体。47.  根据权利要求41所述的制品，其中在所述第一集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第一侧的所述端部包括第一应力体结构，所述第一应力体结构在所述端部上或者在所述端部与所述第一栅极导体之间应力体；并且在所述第二集合的半导体鳍中的至少一个鳍上的邻近于所述块间隔离结构的所述第二侧的所述端部包括第二应力体结构，所述第二应力体结构在所述端部上或者在所述端部与所述第二栅极导体之间应力体。48.  根据权利要求41所述的制品，包括与所述第一集合和所述第二集合的半导体鳍耦合的电源连接件。49.  根据权利要求41所述的制品，其中所述第一集合和所述第二集合中的所述半导体鳍具有小于20nm的宽度。50.  根据权利要求41所述的制品，其中所述第一集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第一集合的半导体鳍的成员包括第一一致结构和第二一致结构，所述第一一致结构包括它们的第一源极/漏极区域，并且所述第二一致结构包括它们的第二源极/漏极区域。51.  根据权利要求50所述的制品，其中所述第二集合的半导体鳍的成员被配置用于形成单个FinFET，其中第一源极/漏极区域相邻于所述块间隔离结构和第二源极/漏极区域，并且所述第二集合的半导体鳍的成员包括第三一致结构和第四一致结构，所述第三一致结构包括它们的第一源极/漏极区域，并且所述第四一致结构包括它们的第二源极/漏极区域。52.  根据权利要求51所述的制品，其中所述第一一致结构、所述第二一致结构、所述第三一致结构以及所述第四一致结构包括应力体。53.  根据权利要求41所述的制品，其中所述第一集合的半导体鳍的成员被配置用于每个形成多个FinFET。

说明书N沟道和P沟道端对端FinFET单元架构
技术领域
本发明涉及集成电路器件、单元库、单元架构以及用于包括FinFET器件的集成电路的电子设计自动化工具。
背景技术
FinFET型晶体管已经在以下文献中描述：D.Hisamoto等人，IEDM，1998；以及N.Lindert等人，IEEE Electron Device Letters,p.487,2001。由于对低功率和紧凑布局的要求已经变得更高，FinFET近来已经获得认可。在CMOS器件中，晶体管的N沟道块(block)和P沟道块邻近地(proximity)放置，两者之间有绝缘体，用以防止闭锁、串扰以及其它问题。
在集成电路设计中，经常利用标准功能单元库。FinFET已经在具有网格结构的块结构中实现，其中鳍在衬底上在第一方向上以窄间距(pitch)平行地布局，并且栅极在跨鳍正交的方向上布局。单独功能单元使用互补的N沟道和P沟道晶体管的多个集合形成，这些互补的N沟道和P沟道晶体管在鳍中具有它们的源极、漏极以及沟道。为了形成功能单元，有时将鳍按段切割以将一个功能单元与另一个功能单元隔离。对鳍所进行的这种切割造成功能单元中的一些晶体管是位于鳍的端部，而另一些晶体管位于鳍内、远离端部。结构上的由于在鳍上的位置而造成的差异，能够对功能单元中的晶体管的特性造成影响。例如，FinFET晶体管的沟道中的应力对晶体管性能造成影响。因此，使用应力体(stressor)来引起期望水平的应力。然而，在鳍的端部上的(即在切割鳍的位置中的)晶体管的沟道中的应力，可以不同于位置远离端部的晶体管的沟道中的应力。晶体管性能的这种变化使得集成电路设计复杂化了。
期望的是，提供这样一种基于FinFET的设计架构，其适于实现用于标准功能单元库的功能单元，并且适于使用FinFET架构来实现集成电路，在使晶体管的性能的变化最小化的同时具有灵活布局特征。
发明内容
本发明的各个实施例描述了一种使用端对端FinFET块的集成电路。集成电路包括衬底，其中第一集合的半导体鳍在衬底上在第一方向上对准，该第一集合被配置用于N沟道和P沟道FinFET中的一种，而被配置用于N沟道和P沟道FinFET中的另一种的第二集合的半导体鳍可以在衬底上端对端地对准。衬底上的具有第一侧和第二侧的块间隔离结构将第一和第二集合中的半导体鳍分离。第一集合中的鳍的端部邻近块间隔离结构的第一侧，并且第二集合中的鳍的端部邻近块间隔离结构的第二侧。图案化的栅极导体层包括：第一栅极导体，其跨第一集合的半导体鳍中的至少一个鳍延伸；以及第二栅极导体，其跨第二集合的半导体鳍中的至少一个鳍延伸。
本发明的各个实施例描述了FinFET块结构，其适于实现各种各样功能单元，并且适于形成FinFET标准功能单元库以用于集成电路设计。本发明的各个实施例描述了技术，其部署设计工具以对集成电路设计使用FinFET块架构，并且作为电子设计自动化软件和系统的组成部分。本发明的各个实施例描述了包括功能单元的集成电路，该功能单元包括FinFET块。
附图说明
图1示出说明性集成电路设计流程的简化表示。
图2A、图2B和图2C是适合与本技术的各实施例以及本技术的电路设计和电路实施例一起使用的计算机系统的简化框图。
图3A和图3B是示出现有技术中已知的FinFET结构的简化图。
图4是适合用于标准功能单元库的互补的侧对侧(side-to-side) FinFET块的简化布局图。
图4A是适用于图4和图5的图例。
图5是适合用于标准功能单元库的互补的端对端FinFET块的简化布局图。
图6是侧对侧FinFET块上布局的1×反相器(1x inverter)的布局图。
图6A是适用于图6、图7、图8和图9的图例。
图7是在端对端FinFET块上布局的1×反相器的布局图。
图8是在侧对侧FinFET块上布局的3×反相器的布局图。
图9是在端对端FinFET块上布局的3×反相器的布局图。
图10至图12是从图9的布局截取的截面图。
图13是适合用于标准功能单元库的布置成镜像图案的互补的端对端FinFET块的简化布局图。
图14是一种用于制造功能单元库的过程的简化流程图，该过程包括设计用于功能单元库的基于端对端FinFET块的功能单元。
图15是一种利用包括如上所描述的基于端对端FinFET块的功能单元的流态功能单元库(liquid functional cell library)的自动化设计过程的简化流程图。
具体实施方式
图1是集成电路设计流程的简化表示。正如本文所有的流程图，将会了解，图1的许多步骤可以组合，并行执行，或以不同顺序执行，而不影响所实现的功能。在一些情况下，只有还做出特定其它改变时，对步骤的重新排列才将实现相同结果；而且在其它情况下，只有满足特定条件时，对步骤的重新排列才将实现相同结果。
在高等级上，图1的过程以产品理念(块100)开始，在EDA(电子设计自动化)软件设计过程(块110)中实现。当设计完成时，进行制造过程(块150)以及封装和组装过程(块160)，最终得到成品集成电路芯片(结果170)。
EDA软件设计过程(块110)实际上由多个步骤112至130构成，为了简单起见，这些步骤以线性的方式示出。在实际集成电路设计过程中，特定设计可能必须返回通过步骤，直到通过特定测试。类似地，在任何实际设计过程中，这些步骤可以按不同次序和组合进行。因此，本说明是以背景和一般解释的方式提供的，而非作为用于一种特定集成电路的特定的或推荐的设计流程。
现将提供对EDA软件设计过程(块110)的组成步骤的简要描述。
系统设计(块112)：设计人员描述他们想要实现的功能性；他们可以执行假设计划(what-if planning)以完善功能性；检查成本；等等。硬件-软件架构选择可以在此阶段进行。可在此步骤使用的、已可从美商新思科技有限公司(Synopsys,Inc.)获得的示例EDA软件产品包括Model Architect、Saber、System Studio以及产品。
逻辑设计和功能验证(块114)：在此阶段，写入用于系统中的模块的高级描述语言(HDL)代码，诸如VHDL或Verilog代码，并检查设计的功能准确性。更确切地，检查该设计以确保其响应于特定输入激励(stimuli)产生正确输出。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括VCS、VERA、Magellan、Formality、ESP以及LEDA产品。
用于测试的综合和设计(块116)：在此，VHDL/Verilog被翻译成网表。网表可以针对目标技术进行优化。另外，进行允许检查成品芯片的测试的设计和实现。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括DesignPhysical Compiler、Test Compiler、Power Complier、FPGA Compiler、TetraMAX以及产品。在此阶段，进行针对如下所描述的端对端FinFET块的使用的设计优化。
网表验证(块118)：在此步骤，检查网表与时序约束的符合型以及与VHDL/Verilog源代码的一致性。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括Formality、 PrimeTime以及VCS产品。
设计计划(块120)：在此，构建用于芯片的总体平面布图计划，并且针对时序和最高等级(top-level)的布线来对其进行分析。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括Astro以及IC Compiler产品。端对端FinFET块功能单元的选择、布局以及优化可以在此阶段进行。
物理实现(块122)：在该步骤，进行布置(电路元件的定位)和布线(电路元件的连接)。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括AstroRail、PrimeTime以及Star RC/XT产品。在此阶段，可以通过使用例如基于本文所描述的端对端FinFET块功能单元布局的端对端FinFET标准功能单元，来实现或优化端对端FinFET块功能单元的布局、映射以及互连布置。
分析和提取(块124)：在该步骤，在晶体管等级上验证电路功能，而这又使得假设可以完善。可在此阶段使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括Custom Designer、AstroRail、PrimeRail、PrimeTime以及Star RC/XT产品。
物理验证(块126)：在该阶段，执行各种检查功能，以便确保以下各项的正确性：制造、电气问题、光刻问题以及电路系统。可在此步骤使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括Hercules产品。
流片(tape-out)(块127)：该阶段提供“流片”数据，用于生产用于光刻用途的掩模以产生成品芯片。可在此阶段使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括CATS(R)系列的产品。
分辨率增强(块128)：该阶段涉及对布局的几何形状操纵以便改进设计可制造性。可在此阶段使用的、已可从美商新思科技有限公司可获得的示例EDA软件产品包括Proteus/Progen、ProteusAF以及PSMGen产品。
掩模准备(块130)：该阶段包括掩模数据准备和掩模本身的写入 两者。可在此阶段使用的、已可从美商新思科技有限公司获得的示例EDA软件产品包括CATS(R)系列的产品。
在一个或多个上述阶段期间，包括例如在阶段116至122和130中的一个或多个期间，可以使用本文所描述的基于端对端FinFET块的技术的实施例。而且，端对端FinFET块技术提供允许实现工程改变命令(engineering change order)ECO的灵活性，该ECO包括设计验证阶段期间对功能单元大小的修改。
图2A是适合与本技术的各实施例一起使用的计算机系统210的简化框图。计算机系统210典型地包括至少一个处理器214，该处理器经由总线子系统212来与多个外围设备通信。这些外围设备可以包括存储子系统224、用户接口输入设备222、用户接口输出设备220以及网络接口子系统216，该存储子系统包括存储器子系统226以及文件存储子系统228。该输入设备和输出设备允许用户与计算机系统210交互。网络接口子系统216会向外部网络提供接口，包括到通信网络218的接口，并且该网络接口子系统经由通信网络218来耦合到其它计算机系统中的对应接口设备。通信网络218可以包括许多互连的计算机系统和通信链路。这些通信链路可以为有线链路、光学链路、无线链路、或者用于信息的通信的任何其它机制。虽然在一个实施例中通信网络218是因特网，但是通信网络218可以为任何适合的计算机网络。
用户接口输入设备222可以包括键盘、指示设备(诸如鼠标、轨迹球、触摸板或绘图板)的、扫描仪、并入到显示器中的触摸屏、音频输入设备(诸如语音识别系统、麦克风)、以及其它类型输入设备。一般来说，使用术语“输入设备”旨在包括将信息输入到计算机系统210中或输入到通信网络218上的所有可能类型的设备和方式。
用户接口输出设备220可以包括显示器子系统、打印机、传真机、或者非视觉显示器(诸如音频输出设备)。显示器子系统可以包括阴极射线管(CRT)、平板设备(诸如液晶显示器(LCD))、投影设备、或者用于创建可视图像的一些其它机制。显示器子系统还可提供非视 觉的显示，诸如经由音频的输出设备。一般来说，使用术语“输出设备”旨在包括从计算机系统210向用户或向另一机器或计算机系统输出信息的所有可能类型的设备和方式。
存储子系统224存储提供基本程序设计和数据构造，该基本程序设计和数据构造提供本文所描述的EDA工具的一些或所有的功能性，本文所描述的EDA工具包括，适于发展用于库的功能单元的、以及适于使用库的物理和逻辑设计的、端对端FinFET灵活库(flexible library)和工具。这些软件模块一般是由处理器214执行。
存储器子系统226典型地包括多个存储器，该多个存储器包括用于在程序执行期间的存储指令和数据的主要随机存取存储器(RAM)230、以及其中存储固定指令的只读存储器(ROM)232。文件存储子系统228对程序和数据文件提供永久存储，并且可以包括硬盘驱动、软盘驱动以及相关联的移动介质、CD-ROM驱动、光学驱动、或者可移动介质盒。实现特定实施例的功能性的数据库和模块可由文件存储子系统228存储。
总线子系统212提供用于使得计算机系统210的各种部件和子系统按照期望彼此通信的机制。虽然总线子系统212被示意性地示出为单个总线，但是总线子系统的替代性实施例可以使用多个总线。
计算机系统210本身可以为各种类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视、大型机(mainframe)或者任何其它数据处理系统或用户设备。由于计算机和网络的持续变化性质的影响，出于描述优选实施例的目的，图2A中描绘的计算机系统210的描述仅仅旨在作为特定示例。计算机系统210的许多其他配置可能具有比图2A中描绘的计算机系统更多或更少的部件。
图2B示出存储器240，诸如与文件存储子系统228和/或与网络接口子系统216相关联的非临时性计算机可读数据存储介质，可以包括数据结构，以便指定如下电路设计，该电路设计包括来自端对端FinFET灵活库的功能单元的功能单元、或者如以下将更详细地所描述的其它基于端对端FinFET块的功能单元。在其它实施例中，存储 器240存储如下功能单元库，该功能单元库包括使用灵活端对端FinFET块结构实现的功能单元。存储器240可以为硬盘、软盘、CD-ROM、光学介质、移动介质盒、或者以易失或非易失形式的存储计算机可读数据的其它介质。存储器240被示出为存储了电路设计280，该电路设计280包括例如电路设计的HDL描述，该电路设计的HDL描述包括利用所描述的端对端FinFET技术创建的一个或多个FinFET块功能单元的。图2C是表示通过使用所描述的技术而创建的集成电路290的块，该集成电路290包括一个或多个端对端FinFET块功能单元、和/或选自FinFET灵活库的功能单元。
图3A和图3B分别是示出呈典型绝缘体上硅和块状衬底配置的FinFET结构的简化图示。这两种基本结构都可用于本文所描述的端对端FinFET块功能单元。
在图3A中，多个鳍301、302、303设置在绝缘衬底300上。绝缘衬底300可以包括在块状半导体衬底上的绝缘材料层，诸如在绝缘体上硅式集成电路中采用的，或者可以包括块状电介质衬底材料，诸如蓝宝石。鳍301、302、303包括在衬底300上平行地布置的半导体主体，使得它们延伸到图3A的页面内和页面外。栅极介电层305覆盖(overly)鳍301、302、303的侧部并且通常也覆盖它们顶部。可以使用例如金属或多晶硅来实现的栅极导体307，跨鳍并且在栅极介电层305上方延伸。
图3B示出从块状半导体主体310突出的多个鳍311、312、313，它们有时称为主体约束鳍(body-tied Fin)。另外，单独的鳍由浅沟槽式隔离结构316、317分离。栅极介电层315覆盖鳍311、312、313。栅极导体318跨鳍并且在栅极介电层315上方延伸。
对于图3A和图3B的实施例，在栅极导体307和318的任一侧上，源极和漏极区域(未示出)被实现在鳍中。所得FET晶体管具有在鳍中的源极、沟道和漏极区域、以及覆盖鳍的栅极。这类晶体管通常称为多栅极晶体管，因为栅极导体覆盖鳍的两侧，并且因此使得沟道的有效宽度增加。用于实现FinFET晶体管的鳍可能相当的窄。例如， 可以利用具有20nm或更少的数量级的宽度的鳍。由于多栅极式栅极结构以及窄的鳍宽度，FinFET晶体管具有绝佳性能特性以及小的布局面积。
图4示出互补的端对端FinFET块，其中FinFET晶体管(以及其它半导体器件)可以布置为实现了灵活FinFET功能单元库的功能单元。图4A是适用于图4和图5的图例，其示出了FinFET块的组成部分的阴影绘制，包括用于N沟道和P沟道半导体鳍的阴影绘制、用于栅极导体的阴影绘制、以及用于第一金属层(金属0)的阴影绘制。
图4中的布局示出了适于通过使用互补的P沟道和N沟道晶体管(即所谓的CMOS晶体管)来实现功能单元的侧对侧FinFET块的可重复图案。图案包括P沟道块402以及N沟道块403。隔离结构426将P沟道块402与N沟道块403分离。P沟道块402包括被分配用于将在衬底上平行布局的鳍的集合的面积，鳍的集合包括鳍404。当所有的所分配面积都被利用时，图示中示出的P沟道块402中的鳍集合包括了七个成员。在任意给定的FinFET块中，分配的面积中的鳍集合中的成员数量可以根据特定实现方式的需要来变化。这些鳍可以在绝缘层上实现、或从下面的半导体主体(未示出)突出，如上讨论。
N沟道块403包括鳍集合，该鳍集合包括鳍405，该集合中的成员在衬底上平行布局。当所有的所分配面积都被利用时，图示中示出的N沟道块403中的鳍集合包括七个成员。虽然此处附图示出N沟道块和P沟道块具有被分配用于相等数量的鳍的面积，但是本技术的实现方式可以在各种块中使用不同数量的鳍。在任何给定FinFET块中，分配了用于其的面积的鳍集合中的成员的数量，可以根据特定实现方式的需要来变化。正如P沟道块，N沟道块中的鳍可以在绝缘层上实现，或从下面的半导体主体(未示出)突出，如上讨论。
如图所示，图4的块布局示出了侧对侧FinFET布局，其中邻近于隔离结构426的相对(opposing)侧的鳍404和405分别具有平行侧406和407，这些平行侧相邻于隔离结构426。
图案化的栅极导体层覆盖鳍，并包括图中所示以沿列布置的多个 FinFET块形式的栅极导体(利用“栅极”阴影示出)。列数可以根据特定实现方式进行选择。P沟道块402包括栅极导体，包括栅极导体410，它们是图案化的栅极导体层的元件，并设置在块402和403中的鳍集合的上方并且与鳍集合正交，并且跨隔离结构426延伸。在替代性实施例中，栅极导体410可以在每个块中使用单独存在的导体实现，单独导体可以使用覆盖层中图案化的金属层连接。
隔离结构426定位在P沟道块402与N沟道块403之间。隔离结构426可以用于防止由于寄生晶体管等所造成的电流泄露，这种电流泄露另外可以由CMOS功能单元布局造成。在一个示例中，隔离结构426是填充绝缘体的沟槽，在半导体衬底中，该隔离结构的宽度和/或长度可以与在鳍的块内的鳍之间的沟槽的宽度和深度相同或大于鳍的块内的鳍之间的沟槽的宽度和深度。在一些实施例中，隔离结构可以包括被设计用于减少或平衡邻近隔离结构的鳍的侧406和407上的应力的部件。
在该示例中，图案化的导体层(金属0)被布局有图案化的栅极导体层，该图案化的栅极导体层包括栅极导体(例如，410)。金属0导体412、413可以为用于将所选择的鳍连接至电源(power)(VDD)和接地(VSS)的轨道(rail)的电源导体(power conductor)。在替代结构中，VDD和VSS电源导体可以使用更高层(例如，金属1或金属2)的导体实现，并且可以转而在标准功能单元布局中连接至的金属0导体412和413。
如本文中所使用的电源导体、或电源轨道是在图案化的导体层中的导电导体，该导电导体主要用于将通常称为VDD或VSS的电源电压向电路元件递送。用于给定块的VDD电压和VSS电压可以与用于另一块、或者用于同一集成电路上的其它电路的、VDD电压和VSS电压相同或不同。
在此所描述的技术的实施例中，至少一个图案化的导体层(金属1、金属2等等)覆盖图案化的栅极导体层。在图4中，为了易于说明用于FinFET块的基础侧对侧布局，省略这些图案化的导体层。第 一图案化的导体层中的导体可以有利地布置成与图案化的栅极导体层中的栅极导体平行并且与鳍正交。这有助于将第一图案化的导体层用于将在相邻块中沿列的栅极导体以及源极/漏极区域互连。
FinFET块可以布置在网格图案上，其中网格图案具有大小适于容纳针对所应用的集成电路技术的水平和竖直接触间距(contact pitch)的网格单元，其中接触间距在布局中提供针对层间连接件的空间，该层间连接件在栅极导体或鳍之间并且覆盖图案化的导体层。在代表性的网格图案中，栅极导体平行布置并且间隔开，从而使得在每个网格单元内都有一个栅极导体落入，从而允许针对层间连接件接触每个栅极导体的水平间距的空间。而且，鳍也平行布置并且间隔开，使得在每个网格单元内都有一个FinFET落入，从而允许针对层间连接件接触每个栅极导体的水平间距的空间。在一些实施例中，连接至栅极导体之间的鳍的金属0连接件可以在栅极导体之间形成，而不增加水平间距要求，如图所示。在一些实现方式中，用于网格单元的水平和竖直间距可以是不同的，并且使用用于特定制造技术和布局架构的布局规范进行限定。
与图4的侧对侧FinFET块形成对照，图5示出互补的端对端FinFET块，其中FinFET晶体管(以及其它半导体器件)可以布置为实现灵活FinFET功能单元库的功能单元。图4A中的图例也适用于图5中绘制的布局。
图5中的布局示出端对端FinFET块的可重复的图案，适于使用互补的P沟道和N沟道FinFET晶体管(即所谓的CMOS FinFET晶体管)来实现功能单元的。图案包括P沟道块422以及N沟道块423。具有相对的第一和第二侧442、443的隔离结构440将P沟道块422与N沟道块423分离。P沟道块422包括鳍集合，该鳍集合包括鳍424，该集合中的成员在衬底上平行布局。N沟道块423包括鳍集合，该鳍集合包括鳍425，该集合中的成员在衬底上平行布局。N沟道块423中和P沟道块422中的鳍端对端地布置。因此，例如，P沟道块422中的鳍424具有第一端部426和第二端部428。第一端部相邻或者邻 近于块间隔离结构440的第一侧442。鳍424在第一方向上延伸远离块间隔离结构440，使得第二端部428远离块间隔离结构440。N沟道块423中的鳍425具有第一端部427和第二端部429。第一端部427相邻或者邻近于块间隔离结构440的第二侧443。鳍424在第一方向上延伸远离块间隔离结构440，使得第二端部428远离块间隔离结构440。
图示中示出的P沟道块422中的鳍集合包括了11个成员。构成给定FinFET块的鳍集合中的成员的数量可以根据特定实现方式的需要来变化。这些鳍可在绝缘层上实现、或者从下面的半导体主体(未示出)突出，如上讨论。
图示中示出的N沟道块423中的鳍集合包括了11个成员，这与针对P沟道块422的数量相同。虽然此处的附图示出N沟道块423和P沟道块422具有相等数量的鳍，但是本技术的实现方式可以在各种块中使用不同数量的鳍。这些鳍可以在绝缘层上实现、或从下面的半导体主体(未示出)突出，如上讨论。
在该示例中，图案化的导体层(金属0)利用包括栅极导体(例如，430、432)的图案化的栅极导体层进行布局。金属0导体450、451可以用于将所选择的鳍连接至器件的其它层中的VDD和VSS电源导体，VDD和VSS电源导体转而可以在标准功能单元布局中连接至金属0导体450、451。在替代结构中，VDD和VSS电源导体可以使用更高层的(例如，金属1或金属2)导体实现。
由于在给定布局面积内可以实现改进的晶体管性能，FinFET结构是理想的。FinFET块设计利用FinFET结构的优点，创建具有“量子化的”性能的功能单元，它们可以通过将鳍与功能单元连接或断开连接，来改变逻辑设计中的针对FinFET的、有效沟道的宽度并且由此改变晶体管的强度。然而，如图4所示侧并侧(side-by-side)块的设计中可能产生问题，这是因为在块的边缘上的鳍上引起的非对称的应力。非对称的应力在制造期间导致结构的扭曲失效和开裂失效，以及导致跨阵列的性能变化。这些问题随着鳍宽度收缩为低于20nm而变 得更为突出。宽度的进一步减少开始引起鳍的机械稳定性的问题，尤其是在隔离宽度或深度在鳍的两侧不同的情况下。例如，参照图4，鳍404朝着鳍405在其上方具有窄的隔离结构，但是在其下方具有更宽隔离结构426。由于在隔离材料(诸如HDP氧化物(高密度等离子化学气相沉积CVD过程)或SOG氧化物(旋装玻璃)或可流动的CVD氧化物(利用可流动的材料的CVD过程))中的固有应力，具有不同宽度和/或深度的隔离结构对鳍404的两侧强加不同的力。大程度的力不平衡可能导致鳍404的位错形成(dislocation formation)或开裂，从而使得晶体管无功能。
另外，如图4所示，侧并侧块中的半导体鳍通常被实现为每条线具有不同数量FinFET。因此，块可以包括较长的半导体鳍，如鳍405，以及较短的半导体鳍，如鳍415。较长的鳍(如405)由于可能应力工程(stress engineering)更强或更一致，因而可以具有更好的性能；而较短鳍(如鳍415)中的晶体管由于可能应力松弛，因而可以具有较弱的性能。
图5中的块布局示出端对端FinFET布局，其中鳍424和425具有邻近于隔离结构440的对应侧442、443的对应端部。在图5所示布局中，P沟道块422中的鳍集合与N沟道块423中的鳍集合端对端地对准，使得鳍424和425的外侧彼此对准。在替代实施方式中，P沟道块422中的鳍可以相对于N沟道块423中的鳍集合偏移，使得鳍424和425的外侧可以偏移，但是仍端对端地布置并且在相同方向上延伸。
端对端的布局基本上减少了由于使用侧对侧块布局而产生的以上所提及的问题。例如，比起来自位于远端上的电源导体结构的应力，鳍的端部(例如，鳍424的端部426)可能遭受到邻近于块间隔离结构的非对称的应力。然而，鳍的端部在结构上适于在不影响鳍的结构完整性的情况下，在不导致扭曲的情况下，以及在不导致块中FinFET的沟道上的应力的显著变化的情况下，吸收应力。而且，如下所示应力体结构可以在鳍的端部上形成，或者在鳍的端部与栅极导体之间形 成。此外，如图5那样端对端地对准的鳍可以所有鳍都是相同长度，这意味着它们可以具有标称上(nominally)相同的量的应力，并且因此它们全都具有标称上相同的性能。这消除了由于不同的鳍长度的影响，而在如图4所示那种侧对侧鳍放置布置中固有的强的应力邻近效应。
在图5的布局中，图案化的栅极导体层包括位于P沟道块422之上的第一栅极导体430以及位于N沟道块423上方的第二栅极导体432。第一栅极导体在P沟道块422中的至少一个鳍(例如，鳍424)之上延伸。在该示例中，第一栅极导体430被示出为在所有的鳍之上延伸。同样，第二栅极导体432在N沟道块423中的至少一个鳍(例如，鳍425)之上延伸。
与在每个块中包括多个栅极导体(例如，如导体410的竖直导体)的图4所示侧对侧块形成对照，图5示出包括仅仅一个栅极导体(例如，水平导体430、432)的端对端块。在其它实施例中，在端对端块中可能存在多于一个水平栅极导体。然而，在本文所描述的端对端块布置中，有利的实施例在每个块中使用单个栅极导体、并且使用多个端对端鳍。
图6示出以侧对侧FinFET块布局的1×反相器，1×反相器包括P沟道块中的单个上拉晶体管和N沟道块中的单个下拉晶体管。图6所示反相器在每个块中仅使用一个晶体管，每个晶体管具有等于鳍的宽度的1倍的宽度，并且因此可以被称作1×反相器。
图6A是适用于图6、图7、图8和图9的图例，示出FinFET块的组成部分的阴影绘制，包括用于N沟道和P沟道半导体鳍的阴影绘制、用于栅极导体的阴影绘制、以及用于第一金属层(金属0)、第二金属层(金属1)和第三金属层(金属2)的阴影绘制。金属1和金属2层是覆盖图案化的栅极导体层的图案化的导体层。金属0层位于金属1和金属2层下方，并且可以与图案化的栅极导体层位于集成电路中相同的层中。金属0层可以直接接触鳍上的源极/漏极区域，并且直接接触栅极导体。而且，在附图中表示出了用于使得层互连的两 种类型的层间连接件(诸如过孔)的符号。由具有从左下角到右上角的单交叉线的方形所表示的层间连接件，将第一图案化的导体层(金属1)中的导体连接至鳍上的源极/漏极区域。有具有“X”形的交叉线所表示的层间连接件，将第二图案化的导体层(金属2)中的导体连接至下方的图案化的导体层(例如，金属0)或图案化的栅极导体层。当然，在可以用来实现本文所描述的端对端FinFET技术的许多集成电路技术中，也可以利用多于三个图案化的导体层。
P沟道块中的上拉晶体管使用单个鳍604进行布局，该鳍604具有耦合到金属0导体620的漏极端子和耦合到金属0导体622的源极端子。金属0导体620连接至金属2导体630，在该金属2导体630处供应反相器的输出信号。金属0导体622连接至金属0导体624，金属0导体624又耦合至VDD电源导体。N沟道块中的下拉晶体管使用单个鳍605进行布局，该鳍605具有耦合到金属0导体620的漏极端子和耦合到金属0导体623的源极端子。金属0导体623连接至金属0导体625，金属0导体625又耦合至VSS电源导体。图案化的栅极层包括跨鳍604并且跨鳍605延伸的栅极导体610。在该布局中跨P沟道块和N沟道块延伸的栅极导体610，连接至金属1连接件631，在金属1连接件处提供对反相器的输入。栅极导体612和614是“伪栅极(dummy gate)”，其可以由于各种原因而用于块布局。由于金属0导体622、623和620的使用，与这些栅极导体相关联的间距被包括在用于网格单元的面积中。
在该示例中，N沟道块和P沟道块被配置用于各自如由P沟道块中的区域606表示和N沟道块中的区域607表示的三个鳍，以便有助于实现至多三个平行FinFET晶体管。然而，1×反相器在每个块中仅仅使用一个鳍；在标准块布局中用于该另外两个鳍的的面积并未使用。尽管如此，用于使用如图所示侧对侧块的1×反相器的布局的总面积，可以由竖直间距的计数乘以水平间距的计数来表示，对于竖直间距一个接触间距由符号“λ”表示，对于水平间距一个接触间距也由“λ”表示。如可以看到的，假设块间隔离结构并不消耗多于一个接触 间距，那么实现1×反相器需要八个竖直接触间距和三个水平接触间距。因此，总面积是8乘以3个接触间距，或者24λ2。
比起图6的侧对侧布局，图7示出端对端FinFET块中的1×反相器布局。P沟道块中的上拉晶体管使用具有耦合到金属0导体724的漏极端子和耦合到金属0导体720的源极端子的鳍704进行布局。金属0导体720连接至金属2导体730，在该金属2730处供应反相器的输出信号。金属0导体724连接至VDD电源导体，VDD电源导体可以被布线穿过其它图案化的导体层。N沟道块中的下拉晶体管使用具有耦合到金属0导体720的漏极端子和耦合到金属0导体725的源极端子的鳍705进行布局。金属0导体725连接至VSS电源导体。图案化的栅极导体层包括位于P沟道块中的栅极导体708以及位于N沟道块中的栅极导体710。栅极导体708和栅极导体710平行布置并且分别在鳍704和705上方跨过。金属0导体728从栅极导体708连接至栅极导体710。金属0导体728连接至金属1导体731，在该金属1导体731处供应对反相器的输入。金属0导体728是与第一集合中的半导体鳍中的一个半导体鳍和第二集合中半导体鳍中的一个半导体鳍平行并且相邻的块间导体的实施例，其中块间导体将第一栅极导体连接至第二栅极导体。金属0导体728可以覆盖在P沟道块和N沟道块中包括的第一集合和第二集合的半导体鳍中的端对端半导体鳍，并且消耗布局中的单个半导体鳍的间距。可替代地，金属0导体可以放置在的网格图案中的分配给金属0块间导体的面积中，并且在该面积中并不存在半导体鳍。
图7所示1×反相器使用端对端FinFET块进行布局，该布局与图使用侧对侧FinFET块来布局的6的反相器相比，可以在小得多的面积中布局。如图所示，图7的反相器包括竖直方向上的四个接触间距以及水平方向上的两个接触间距，达到4×2接触间距、或8λ2或8个网格单元的总面积。该示例示出，基于每个块中三个平行的鳍，端对端FinFET块可以用于使用侧对侧FinFET块布局的布局面积的三分之一实现1×反相器。
如图7所示针对每个鳍在每个块中存在一个FinFET晶体管的布局可以造成具有在y轴上的鳍间距(可替代地称为块间距)的FinFET块，该鳍间距等于接触间距λ两倍。因此，端对端架构的单晶体管配置可以适于具有2λ的每竖直块间距的布局网格，假设块间隔离结构可以实现在单个接触间距λ内。
图8示出使用与图6相同的侧对侧FinFET块布局的3×反相器布局，其中每个块中具有三个水平的鳍。P沟道块中的上拉晶体管使用各自具有耦合到金属0导体820的漏极端子和耦合到金属0导体822的源极端子的鳍804、806、808进行布局。金属0导体820连接至金属2导体830，反相器的输出信号就在金属2导体830处供应。金属0导体822连接至金属0导体824，金属0导体624又耦合至VDD电源导体。N沟道块中的下拉晶体管使用各自具有耦合到金属0导体820的漏极端子和耦合到金属0导体823的源极端子的鳍805、807、809进行布局。金属0导体823连接至金属0导体825，金属0导体625又耦合至VSS电源导体。图案化的栅极导体层包括栅极导体810，该栅极导体810跨P沟道块中的鳍804、806、808延伸的栅极导体810以及跨N沟道块中的鳍805、807、809延伸。在该布局中跨P沟道块和N沟道块延伸的栅极导体810连接至金属1连接件831，对反相器的输入在金属1连接件831处提供。栅极导体812和814是“伪栅极”。由于金属0导体822、823和820的使用，与这些栅极导体相关联的间距被包括在用于网格单元的区域中。
在该示例中，用于使用侧对侧块的3×反相器的布局的总面积包括八个竖直接触间距和三个水平接触间距，在该布局中标准块的鳍被完全地部署。因此，总面积是8接触间距乘以3接触间距，或者24λ2，或者24个网格单元。
比起图8的侧对侧布局，图9示出端对端FinFET块中的3×反相器布局。P沟道块中的上拉晶体管使用各自具有耦合到对应的金属0导体924、924A、924B的漏极端子和耦合到对应的金属0导体920、920A、920B的源极端子的鳍904、904A、904B进行布局。金属0导 体920、920A、920B连接至金属2导体930，反相器的输出信号就在金属2导体930处供应。金属0导体924、924A、924B连接至VDD电源导体，VDD电源导体可被布线穿过其它图案化的导体层。N沟道块中的下拉晶体管使用各自具有耦合到对应的金属0导体920、920A、920B的漏极端子和耦合到对应的金属0导体925、925A、925B的源极端子的鳍905、905A、905B进行布局。金属0导体925、925A、925B连接至VSS电源导体。图案化的栅极导体层包括位于P沟道块中的栅极导体908以及位于N沟道块中的栅极导体910。栅极导体908和栅极导体910平行布置。在P沟道块中，栅极导体908跨越鳍904、904A、904B。在N沟道块中，栅极导体910跨越鳍905、905A、905B。金属0导体928从栅极导体908连接至栅极导体910。金属0导体928连接至金属1导体931，对反相器的输入就在金属1导体931处施加。
图9所示3×反相器使用端对端FinFET块进行布局，该布局与图8的使用侧对侧FinFET块来布局的反相器相比，要求小得多的面积。如图所示，图9的反相器包括竖直方向上的四个接触间距和水平方向上的四个接触间距，达4×4接触间距、或16λ2的总面积。该示例示出，基于每个块中三个平行的侧并侧鳍，端对端FinFET块可以用于使用侧对侧FinFET块布局的布局面积的三分之二实现3×反相器。使用端对端FinFET块替代侧对侧FinFET块实现的面积节省取决于要形成的特定单元，并且这种面积节省很有可能随着单元大小的增加而减弱。对反相器而言，面积节省是取决于所使用的鳍的数目、与端对端块比较的为其在侧对侧块中分配了面积的鳍的数目、以及为其在端对端布局中分配了面积的栅极导体的数量。在较小的单元(诸如图7的1×反相器)的布局中，端对端架构可以实现为具有较大的面积节省，这种面积节省可以针对一些较大单元获得。因此，可以预期的是，本技术可以用于实现给定电路，在该电路中存在大量小的单元，这些小单元在小到侧对侧实施例所需面积的一半的面积中。实现这些面积节省，同时还改进了鳍的机械稳定性，并且减少了不期望的应力邻近效应。
图7和图9都示出可以用来指定FinFET功能单元库中的功能单元的结构的网格布局。网格布局具有网格单元，该网格单元提供为用于实现功能单元所使用的FinFET晶体管的特征的布局所分配的面积。网格单元的大小可以基于如上所提及的水平和竖直接触间距，或者基于将在晶体管中使用的其它特征的大小。因此，网格单元是布局中的单位面积，该布局用于如本文中所描述的FinFET块的特征。另一方面，如本文中所描述的功能单元是可以包括FinFET的电路，其存储在可以使用FinFET块实现的功能单元库中。
参照图9，第一块包括布置在网格图案上的具有第一和第二轴(即，Y轴和X轴)的半导体鳍(904、904A、904B)的第一集合，第一集合中的半导体鳍网格的Y轴平行对准，并且具有X轴间距。第二块包括布置在网格图案上的半导体鳍(905、905A、905B)的第二集合，第二集合中的半导体鳍与网格的Y轴平行对准，并且具有X轴间距。如上提及，Y轴和X轴间距两者在附图中都标记为λ，但是在一些实现方式中可以具有不同大小。图案化的栅极导体层包括跨过鳍的第一集合和第二集合中的鳍的栅极导体，栅极导体设置在与网格的X轴平行的线上。多个图案化的导体层(金属0、金属1、金属2)包括一个或多个导电导体。多个层间连接件包括布置成连接半导体鳍、栅极元件、以及多个图案化的导体层中的导体的导体。网格图案上的网格单元具有Y轴间距和X轴间距。Y轴和X轴间距的大小至少提供层间连接件要求的面积，或者不同地提供要求限制网格单元大小的FinFET结构的特征的面积。第一和第二集合中的半导体鳍沿X轴以X轴间距间隔开来。在该布局架构中，第一和第二集合的半导体鳍具有与Y轴间距约相同的长度。
而且，在该示例中，块间隔离结构(未示出)具有与Y轴间距相同的宽度。在其它实施例中，块间隔离结构可以具有是Y轴间距的整数倍的宽度，或者可以具有是Y轴间距的非整数倍的宽度。
图9包括：截面指示符10-10，其指示了穿过鳍904、905的竖直的截面线，该截面在图10中示出；截面指示符11-11，其指示了在N 沟道块中穿过晶体管的漏极端子跨鳍905、905A、905B的水平的截面线，该截面在图11中示出；以及截面指示符12-12，其指示了在P沟道块中沿栅极导体908的水平的截面线，该截面在图12中示出。
图10示出简化截面，根据图9的布局，第一鳍904在P沟道块中，并且第二鳍905在N沟道块中，其中鳍904和鳍905端对端地布置。包括填充了绝缘体的沟槽的隔离结构940，将鳍904与鳍905分离。栅极导体908和910覆盖在鳍904、905上的沟道区域，其中栅极介电层将栅极导体与鳍分离。金属0导体920从包括有在鳍904上的应力体结构950的漏极连接到包括有在鳍905上的应力体结构951的漏极。出于本描述的目的，FinFET的源极和漏极端子可以被称为“源极/漏极区域”，因为它们作用为源极或漏极取决于功能单元的配置而非取决于它们在FinFET结构上的位置。应力体结构950并入到鳍904中，并且引起在晶体管的沟道区域中的应力。用于P沟道FinFET的应力体结构950可以为晶格失配结构，诸如用于形成漏极的外延生长的具有P型掺杂的硅锗晶体。用于N沟道FinFET的应力体结构951可以为晶格失配结构，诸如用于形成漏极的外延生长的具有N型掺杂的硅碳晶体。示出了绝缘填料(insulating fill)960，该绝缘填料遮盖(cover)了鳍、栅极导体908和910、以及金属0导体920。金属0导体924和925在截面的边缘示出，耦合至形成在鳍的源极端子上应力体结构，该应力体结构同样地在沟道区域中引起应力。
图11示出简化截面，示出N沟道块的漏极区域中的鳍的结构。如图所示，鳍905、905A和905B在漏极区域中具有应力体结构951、951A、951B，该应力体结构可以形成在鳍905、905A和905B的凹陷部分中应力体。浅沟槽式隔离结构970、971将鳍分离。金属0导体920、920A和920B覆盖并且接触包括应力体结构的漏极区域。在该示例中，鳍905、905A和905B从P型衬底1000中突出。N型掺杂被施加在漏极区域中以在N沟道块中形成N沟道器件。
图12示出简化截面，示出P沟道块中栅极导体908下方的鳍的结构。如图所示，鳍904、904A和904B形成在P型衬底1000中的N 型阱中，并且从该N型阱突出。浅沟槽式隔离结构970、971将鳍分离。栅极介电层954覆盖在浅沟槽式隔离结构的顶表面上方的、鳍的侧部和顶部。栅极导体908包裹鳍的侧部和顶部，以形成FinFET晶体管结构。
图13示出基于端对端布局架构的具有单晶体管配置的FinFET阵列的实施例，其中鳍具有被配置为每个鳍仅仅有一个FinFET的长度。布置为每个鳍有一个晶体管的鳍的长度，可以被配置为在布局网格上针对一个源极区域、一个沟道区域以及一个漏极区域。用于按该单晶体管构造的鳍的多个集合的布局网格，可以设置成允许仅仅有一个栅极导体穿过每个鳍，以及允许有两个接触，诸如在源极和漏极区域的每个区域中有一个金属0接触。例如参照图7，这可以造成在FinFET块中具有等于两倍接触间距λ的竖直块间距。因此，在假设块间隔离结构可以实现在单个接触间距λ内的情况下，端对端架构的单晶体管配置可以适于具有2λ的竖直块间距的布局网格。
在端对端架构的单晶体管配置的一些实施例中，整个阵列中的FinFET晶体管的结构可以非常一致(uniform)。因此，FinFET晶体管的性能更加一致，使得依赖于架构的电路设计可以在集成电路上的设备之间具有减小的变化。
图13中的布局示出端对端FinFET块的可重复图案，其以镜像进行布置以便共享间距，该间距与用于将电源导体或电源连接到鳍的接触相关联，从而支持库单元的高密度的布局。
图13中的图案在布局上按顺序地包括N沟道块1、P沟道块1、P沟道块2、N沟道块2、N沟道块3和P沟道块3。块间隔离结构形成在N沟道块1和P沟道块1之间、在P沟道块2和N沟道块2之间以及在N沟道块3和P沟道块3之间。用于VSS的电源连接件被布局在N沟道块1的顶部上，以及在N沟道块2和N沟道块3之间。用于VDD的电源导体被布局在P沟道块1和P沟道块2之间，以及在P沟道块3的顶部上。图案可以在用于集成电路的综合的扩展布局网格上，竖直或水平地重复。
提及P沟道块2和N沟道块2以及隔离结构1340是出于描述布局中的一些一致结构的目的。隔离结构1340具有相对的第一和第二侧1342、1343，并且将P沟道块2与N沟道块2分离。P沟道块2包括鳍集合，该鳍集合包括鳍1324，该集合中的成员在衬底上平行布局。P沟道块2中的鳍集合具有与隔离结构1340的第一侧1342相邻的邻近端(例如，位于鳍1324上的端部1326)。P沟道块2中的鳍集合中的鳍(例如，位于鳍1324上的端部1328)在该示例中与金属0VDD电源导体1350接触，或与另一接触结构接触，并且延伸通过相邻P沟道块1。
N沟道块2包括鳍集合，该鳍集合包括鳍1325，该集合中的成员在衬底上平行布局。N沟道块2中的鳍集合具有与隔离结构1340的第二侧1343相邻的邻近端(例如，位于鳍1325上的端部1327)。N沟道块2中的鳍集合中的鳍(例如，位于鳍1325上的端部1326)在该示例中与金属0VSS电源导体1351接触，或者与另一接触结构接触，并且延伸通过相邻N沟道块3。
如上所描述的，在P沟道块2和N沟道块2两者上的源极和漏极区域可以包括应力体(未在图13中示出)，如晶格失配的外延生长的半导体元件，该应力体在FinFET的沟道区域中引起应力。
在图13的配置中，P沟道块2包括所有P沟道FinFET晶体管具有一致结构的鳍集合。由于有一致结构，块内的FinFET和支持电路的尺寸可以具有在合理制造公差内的相同大小。同样，N沟道块2包括所有N沟道FinFET晶体管具有一致结构的鳍集合。因此，例如，P沟道块2中的鳍集合中的所有鳍可以具有类似如图10所示的一致结构，包括在每个端部上的一致的应力体、在源极和漏极上的一致的金属接触设计、在应力体之间的单个栅极导体、在源极和漏极上的接触之间的相同距离、相同的鳍宽度和鳍高度、以及一致的块间隔离结构设计。一致结构使得FinFET具有相同设计和相同大小，块中FinFET可以具有如下动态特性(诸如在沟道中引起的应力)，该特性跨块具有极紧密的(tight)范围。
因此，图13示出结构的示例，其中第一集合的半导体鳍(P沟道块2)的成员具有被配置用于在每个块中形成单个FinFET的长度。在该示例中，每个半导体鳍延伸跨相同类型的两个块(例如，P沟道块1通过P沟道块2，而N沟道块2通过N沟道块3)。延伸跨P沟道块2和P沟道块1的半导体鳍(例如，1324)的一个端部相邻于块间隔离结构1340，而另一端部与块间隔离结构1345相邻。在该配置中，每个P沟道块(例如，P沟道块2)中的FinFET包括在块间隔离结构1340与第一栅极导体1330之间的第一一致结构(在区域1360-2)以及在VDD电源导体1350(或其它金属0结构)与栅极结构1330之间的第二一致结构(在区域1363-2)。P沟道块1中的FinFET也具有与P沟道块2中的FinFET成镜像布局的一致结构。延伸跨N沟道块2和N沟道块3的半导体鳍(例如，1325)的一个端部相邻于块间隔离结构1340，而另一端部相邻于块间隔离结构1346。在该配置中，每个N沟道块(例如，N沟道块2)中的FinFET包括在块间隔离结构1340与第二栅极导体1331之间的第三一致结构(在区域1362-2)以及在VSS电源导体1351(或其它金属0结构)与栅极结构1331之间的第四一致结构(在区域1365-2)。如上提及，第一一致结构、第二一致结构、第三一致结构以及第四一致结构可以包括应力体。
P沟道块2和N沟道块2中的结构可以复制在如图13所示布置的其它块中。因此，区域1360-1和1360-3中的在鳍的端部与对应栅极导体之间的结构可以与区域1360-2中的结构一致，虽然区域1360-2中的那些结构与区域1360-1和1360-3中的那些结构成镜像地布局。同样地，区域1363-1和1363-3中的在对应的金属0电源导体与对应的栅极导体之间的结构可以与区域1363-2中的结构一致。区域1362-1和1362-3中的结构可以与区域1362-2中的结构一致。区域1365-1和1365-3中的结构可以与区域1365-2中的结构一致。
在图13中，P沟道块和N沟道块被配置用于在电源导体与块间隔离结构之间的每个半导体鳍上的单个FinFET。在其它实施例中，P 沟道块和N沟道块被配置用于在电源导体与块间隔离结构之间的每个半导体鳍上的多于一个FinFET，同时保持从跨布局的结构的一致性而得到的优点。在块间隔离结构之间的给定鳍上具有多于两个栅极元件的一些实施例中，耦合至给定鳍上的特定FinFET的电源导体可以位于沿鳍的任何位置处，使用层间连接件竖直地连接至图案化的金属导体，例如该图案化的金属导体充当电源导体或者充当至位于布局上其他位置的电源导体的连接。单个FinFET配置可以有效实现节约空间的库单元，尤其是对于较小的库单元而言。在一些实现方式中，单个FinFET块以及多个FinFET块可以设置在单个集成电路上。另外，在一些实现方式中，端对端FinFET块和侧并侧FinFET块的组合可以设置在单个集成电路上。
图14是一种用于设计用于单元库的基于FinFET块的单元的过程的简化流程图。方法可以例如通过交互式软件工具执行，单元设计人员使用该工具来创建单元的库。可以根据特定设计对步骤的次序进行适当修改。根据该简化流程图，选择要被包括在单元库中的功能单元(1400)。这类单元可以是：如上所描述的反相器、触发器(flip-flop)、逻辑门、逻辑块或者其它单元结构。接着，假设CMOS技术的情况下，针对N沟道和P沟道器件，指定FinFET块，该FinFET块包括端对端块并且可选地包括侧对侧块(1401)。用户输入可以指定单元中的对象的形状和位置(例如，单元边界、电源导体的位置和宽度、栅极、有源区域)等等。对于端对端块，鳍可以被认为是布置成列。随后，指定图案化的栅极导体层，以便形成覆盖将在单元中使用的鳍的成行的栅极(1402)。随后，指定图案化的导体层，以便建立适当互连，优选包括具有布置成列的导体的层、以及具有布置成行的导体的层(1403)。多个图案化的导体层包括电源导体。随后，指定层间连接，以便定位在鳍、栅极导体以及一个或多个图案化的导体层之间的连接(1404)。按这种方法产生的规范(specification)包括布局文件，该布局文件以表示元件的指定平面形状的GDS II格式数据库文件或其它计算机可读的格式实现。随后，指定单元被存储在单元库中 以用于集成电路设计(1405)。可以重复过程，以生成包括实现不同功能的大量标准单元的单元库。
图15是一种代表性的设计自动化过程的流程图，这种设计自动化过程可以实现为类似图2所表示的系统所执行的逻辑，包括具有使用如至少一个本文中所描述的端对端FinFET块实现的单元的FinFET块库。根据该过程的第一步骤，在数据处理系统中遍历(traverse)限定电路描述的数据结构，诸如网表(1500)。存储在与数据处理系统耦合的数据库或其它计算机可读的介质中的、包括如本文中所描述的基于端对端FinFET块的单元的单元库由该数据处理系统访问，并且被用于将库中的单元与电路描述的元件匹配(1501)。随后，针对集成电路布局放置匹配的单元并且对单元进行布线(routed)(1502)。接着，执行设计验证和测试(1503)。最后，可以修改端对端FinFET块单元，以优化电路的时序或电源规范(1504)。对FinFET块单元的修改可以包括掩模改变，该掩模改变导致图案化的导体层中的导体以及层间连接件的图案的改变以改变特定的晶体管中利用的鳍的数量。在一些情况下，这些改变可以在不改变集成电路上由单元所在的块所占据的面积的情况下完成。
可以利用上述FinFET块架构来创建包括多个基于端对端FinFET块的单元的灵活库。
使用如本文中所描述的隔离结构，可以避免弯曲或扭曲的鳍的问题。
如本文中所描述的FinFET块可以按照N沟道块和P沟道块的重复图案进行布置，从而允许在特定块上方或下方的块中灵活实现利用互补部分的CMOS电路元件。
如本文中所描述的FinFET块架构允许具有灵活布局策略的极密集的面积利用。技术可以适于门阵列、现场可编程门阵列、“门海(sea of gates)”架构以及其它高密度的和/或高性能的集成电路结构的实现。
以正交图案结构的灵活布局使得，如本文中所描述的端对端 FinFET块对于在集成电路设计和制造期间在设计验证过程期间实现用于大小改变或其它修改的工程改变命令而言是理想的。
可以利用混合的块高度和块宽度实现如本文中所描述的FinFET块架构，使得可以根据特定设计目标的需要来适当利用可变大小的块。
一般来说，通过使用如本文中所描述的FinFET块架构，来实现对基于FinFET块的灵活库的创建。在该库中，标准单元可以包括“软宏(soft macro)”，该软宏可以填充(populate)有一些灵活性，如针对它们的基础元件的提取位置。与其中对单元的修改或调整的粒度(granularity)是整个晶体管的平坦CMOS结构不同，在如本文中所描述的FinFET块架构中，粒度可以是鳍。通过使用在块中平行地布置的鳍的子集来设计FinFET块结构，提供了设计灵活性。
库可以由多个基于FinFET块的功能单元组成，该基于FinFET块的功能单元开发FinFET块中的可用的鳍的子集，从而为不更改布局面积的优化过程留下空间。该库可设计成针对沿着遍历水平鳍的块的列的栅极导体，将最小粒度施加至块中的单个鳍，而非施加至块中的所有鳍。
如本文中所描述的端对端FinFET块布局利用FinFET库块的量子化的栅极宽度，同时大幅地(substantially)减少了来自非对称的结构的邻近的晶体管性能变化的影响，并且大幅地减少了随着尺寸缩小而产生的机械稳定性的问题。端对端FinFET块布局允许形成更窄的鳍，从而减少晶体管的关态泄漏(off-state leakage)。另外，端对端FinFET块布局可以减少由使用块实现的电路系统所消耗的芯片面积的二分之一的数量级。
虽然参考以上详述的优选实施例和示例公开了本发明，但是应理解，这些示例旨在进行说明而非限制。可以预期的是，本领域的技术人员将容易地想到多种的修改和组合，这样的修改和组合将在本发明的精神和随附权利要求书的范围内。