浮栅的制备方法.pdf

本发明揭示了一种浮栅的制备方法，先提供半导体基底，所述半导体基底包括栅极多晶硅层；之后刻蚀所述半导体基底形成浅沟槽；再在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔；然后在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成浮栅。本发明通过在所述通孔的内壁上形成附加多晶硅层，使得在不改变集成度的情况下，增加了浮栅的宽度，从而提高了控制栅与浮栅之间的耦合比，保证了Flash在小尺寸的情况下依然能够有这较高的灵敏度和可靠性。

权利要求书1.  一种浮栅的制备方法，包括：提供半导体基底，所述半导体基底包括栅极多晶硅层；刻蚀所述半导体基底形成浅沟槽；在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔，所述通孔的侧壁包括栅极多晶硅层；在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成所述浮栅。2.  如权利要求1所述的浮栅的制备方法，其特征在于，所述附加多晶硅层的厚度为3.  如权利要求1所述的浮栅的制备方法，其特征在于，所述半导体基底包括衬底，依次沉积于所述衬底上的隧穿氧化层、所述栅极多晶硅层、硬掩膜层，所述浅沟槽贯穿所述硬掩膜层、栅极多晶硅层、隧穿氧化层及部分衬底。4.  如权利要求3所述的浮栅的制备方法，其特征在于，在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔包括：在所述浅沟槽侧壁形成衬垫氧化层，在所述浅沟槽内沉积隔离氧化层并平坦化，所述隔离材料包括所述衬垫氧化层和隔离氧化层；回刻所述隔离材料，去除所述隔离材料位于所述硬掩膜层及部分栅极多晶硅层中的厚度，以形成通孔。5.  如权利要求4所述的浮栅的制备方法，其特征在于，在所述通孔的内壁上形成附加多晶硅层的步骤包括：在所述半导体基底上形成一层多晶硅，所述多晶硅覆盖所述通孔的侧壁及底壁；回刻所述多晶硅，去除所述通孔底壁上的多晶硅，以在所述通孔的侧壁上形成所述附加多晶硅层。6.  如权利要求5所述的浮栅的制备方法，其特征在于，在形成通孔之后，在所述半导体基底上形成一层多晶硅之前，还包括：去除所述硬掩膜层。7.  如权利要求5所述的浮栅的制备方法，其特征在于，采用气相沉积工艺 形成所述多晶硅。8.  如权利要求1所述的浮栅的制备方法，其特征在于，采用自对准工艺形成所述浅沟槽。9.  如权利要求8所述的浮栅的制备方法，其特征在于，所述浅沟槽的宽度为30nm～80nm。10.  如权利要求8所述的浮栅的制备方法，其特征在于，相邻浅沟槽侧壁之间的间距为30nm～80nm。11.  如权利要求1所述的浮栅的制备方法，其特征在于，在形成所述浮栅后，还包括：沉积ONO材料层。

说明书浮栅的制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种浮栅的制备方法。 
背景技术
Flash（闪存存储器）器件依据其结构的不同通常可以分为两类：叠栅型和分栅型。叠栅型的Flash通常包括浮栅与控制栅，其中，浮栅位于控制栅下方，处于浮置状态，用于数据的存储。在每个闪存单元之间通过浅沟槽隔离（Shallow Trench Isolation，STI）进行隔离。 
在Flash中，控制栅与浮栅之间的耦合比（couple ratio）是一个重要的参数，其影响着Flash的编程操作和擦除操作中的速度，并且影响着内部电流。当控制栅与浮栅之间的耦合比变低时，会使得资料的写入或擦除效果变差，乃至外部施加在控制栅上的电压不能够作用在Flash上，造成无法写入或者擦除。为了提高这一参数，通常是提高Flash的浮栅的宽度。 
请参考图1-图6，其为现有技术中形成浮栅的过程中器件结构示意图。包括：提供衬底1，在衬底1上依次形成衬底氧化层2、栅极多晶硅层3、硬掩膜层4；然后刻蚀出STI的浅沟槽5；接着，在所述浅沟槽5中填充隔离材料6；之后，去除部分隔离材料6，形成浅沟槽隔离6'和通孔7；然后去除硬掩膜层4；以及在通孔7中形成ONO材料层8。 
通常来说，浮栅的宽度随着有源区（active area，AA）越大而变大，但是在目前高集成度的需求下，AA的宽度已经不会允许有着较大的变动，即，如图6中相邻的浅沟槽隔离6'之间的距离由于工艺限定难以变动，因此浮栅的宽度也基本固定。因此，现有技术中的生产方式将不可避免的导致控制栅与浮栅之间的耦合比不能够满足需要。 
发明内容
本发明的目的在于，提供一种浮栅的制备方法，能够提供耦合比，从而提高器件的性能。 
为解决上述技术问题，本发明提供一种浮栅的制备方法，包括： 
提供半导体基底，所述半导体基底包括栅极多晶硅层； 
刻蚀所述半导体基底形成浅沟槽； 
在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔，所述通孔的侧壁包括栅极多晶硅层； 
在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成所述浮栅。 
可选的，对于所述的浮栅的制备方法，所述附加多晶硅层的厚度为 
可选的，对于所述的浮栅的制备方法，所述半导体基底包括衬底，依次沉积于所述衬底上的隧穿氧化层、所述栅极多晶硅层、硬掩膜层，所述浅沟槽贯穿所述硬掩膜层、栅极多晶硅层、隧穿氧化层及部分衬底。 
可选的，对于所述的浮栅的制备方法，在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔包括： 
在所述浅沟槽侧壁形成衬垫氧化层，在所述浅沟槽内沉积隔离氧化层并平坦化，所述隔离材料包括所述衬垫氧化层和隔离氧化层； 
回刻所述隔离材料，去除所述隔离材料位于所述硬掩膜层及部分栅极多晶硅层中的厚度，以形成通孔。 
可选的，对于所述的浮栅的制备方法，在所述通孔的内壁上形成附加多晶硅层的步骤包括： 
在所述半导体基底上形成一层多晶硅，所述多晶硅覆盖所述通孔的侧壁及底壁； 
回刻所述多晶硅，去除所述通孔底壁上的多晶硅，以在所述通孔的侧壁上形成所述附加多晶硅层。 
可选的，对于所述的浮栅的制备方法，在形成通孔之后，在所述半导体基底上形成一层多晶硅之前，还包括： 
去除所述硬掩膜层。 
可选的，对于所述的浮栅的制备方法，采用气相沉积工艺形成所述多晶硅。 
可选的，对于所述的浮栅的制备方法，采用自对准工艺形成所述浅沟槽。 
可选的，对于所述的浮栅的制备方法，所述浅沟槽的宽度为30nm～80nm。 
可选的，对于所述的浮栅的制备方法，相邻浅沟槽侧壁之间的间距为30nm～80nm。 
可选的，对于所述的浮栅的制备方法，在形成所述浮栅后，还包括： 
沉积ONO材料层。 
与现有技术相比，本发明提供的浮栅的制备方法中，先提供半导体基底，所述半导体基底包括栅极多晶硅层；之后刻蚀所述半导体基底形成浅沟槽；再在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔；然后在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成浮栅。与现有技术相比，通过在所述通孔的内壁上形成附加多晶硅层，使得在不改变集成度的情况下，增加了浮栅的宽度，从而提高了控制栅与浮栅之间的耦合比，保证了Flash在小尺寸的情况下依然能够有这较高的灵敏度和可靠性。 
附图说明
图1-图5为现有技术及本发明一实施例中形成浮栅的去除硬掩膜层及之前的过程中器件结构示意图； 
图6为现有技术中形成浮栅中沉积ONO材料层的结构示意图； 
图7为本发明一实施例中浮栅的制备方法的流程图； 
图8-图10为本发明一实施例中浮栅的制备方法的过程中改进部分的器件结构的示意图。 
具体实施方式
下面将结合示意图对本发明的浮栅的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。 
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。 
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。 
本发明的核心思想在于，提供一种浮栅的制备方法，所述浮栅的制备方法在所述半导体基底中形成通孔后；在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成浮栅。如此就能够增加了浮栅的宽度，从而提高了控制栅与浮栅之间的耦合比。 
结合上述核心思想，本发明提供的浮栅的制备方法，包括： 
步骤S101，提供半导体基底，所述半导体基底包括栅极多晶硅层； 
步骤S102，刻蚀所述半导体基底形成浅沟槽； 
步骤S103，在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔，所述通孔的侧壁包括栅极多晶硅层； 
步骤S104，在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成所述浮栅。 
以下列举所述浮栅的制备方法的较优实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。 
请结合图1-图10，具体说明本发明的浮栅的制备方法。其中，图7为本发明一实施例中浮栅的制备方法的流程图，图1-图5，图8-图10为本发明一实施例中浮栅的制备方法中器件结构的示意图。 
首先，如图7所示，进行步骤S101，提供半导体基底，请结合图1，所述半导体基底由衬底1、依次沉积于所述衬底1上的隧穿氧化层2、栅极多晶硅层 3及硬掩膜层4，其中，所述衬底1可以是硅衬底、绝缘体上硅（SOI）衬底等，还可以包括有源区等器件，所述硬掩膜层4例如可以是氮化硅层，在实际生产中，应根据实际工艺进行选择，在此不作详细限定。 
进行步骤S102，刻蚀所述半导体基底形成浅沟槽5，如图2所示。在本实施例中，采用自对准工艺形成所述浅沟槽5，可以以光刻胶（未图示）为掩模选择性刻蚀所述硬掩膜层4，、栅极多晶硅层3、隧穿氧化层2以及衬底1，由于以光刻胶为掩模进行刻蚀的刻蚀边缘不尖锐，可以进一步提高半导体衬底的角落部位的尖角圆滑度。但并不限于以光刻胶为掩模这种形式，其他能够形成如图2所示的浅沟槽5的方式，亦可以运用到本发明的之内。 
较佳的，所述所述浅沟槽的宽度为30nm～80nm，优选的，例如35nm、50nm、60nm等。相邻浅沟槽侧壁之间的间距为30nm～80nm，优选的，例如40nm、60nm等。 
之后，进行步骤S103，在所述浅沟槽5内填充隔离材料6并平坦化，之后进行回刻，以在所述半导体基底中形成通孔7，所述通孔7的侧壁包括栅极多晶硅3层；请参考图3和图4。具体的，所述隔离材料6包括所述衬垫氧化层和隔离氧化层。在本实施例中，首先，在所述浅沟槽5内形成一衬垫氧化层（未图示），较佳的，所述衬垫氧化层的厚度为一般的，可以采用炉管氧化工艺在所述浅沟槽5内形成所述衬垫氧化层；接着，继续在所示浅沟槽5中沉积隔离氧化层，为了提高填充性能，较佳的，可以采用沉积与回刻同时进行的方式，然后采用例如是化学机械研磨工艺进行平坦化。在形成如图3所示的结构后，采用一步回刻工艺，使得所述隔离材料6去除部分厚度。具体的，去除所述隔离材料6位于所述硬掩膜层4及部分栅极多晶硅层3中的厚度，以形成通孔7，同时，也是的浅沟槽隔离6'制作完成，一般情况下，所述浅沟槽隔离6'突出所述衬底1的厚度不宜过大，具体范围以适应工艺需求为宜，本发明对此不做限定。 
在上述过程完成后，在进行步骤S104之前，请参考图5，去除位于所述栅极多晶硅层3上的硬掩膜层4，例如可以采用湿法刻蚀工艺加以去除。 
接着，进行步骤S104，在所述通孔7的内壁上形成附加多晶硅层9'，所述附加多晶硅层9'与所述栅极多晶硅层3构成所述浮栅10，请结合图8和图9。 具体的，在所述半导体基底上形成一层多晶硅9，所述多晶硅9覆盖所述通孔7的侧壁、底壁以及所述栅极多晶硅层3的上表面；在本实施例中，例如可以采用气相沉积工艺形成所述多晶硅9，较佳的，所述多晶硅9的厚度为例如可以为等。 
然后回刻所述多晶硅9，去除所述通孔7底壁上的多晶硅，同时也可以去除所述栅极多晶硅层3上表面的多晶硅，以在所述通孔7的侧壁上形成所述附加多晶硅层9'，其厚度为由于材质相同，因此，在栅极多晶硅层3两侧的附加多晶硅层9'与所述栅极多晶硅层3共同构成所述浮栅10，那么所述浮栅10的宽度就得以提高，而相邻浅沟槽隔离6'保持了原有的分布。因此，采用本发明的方法，能够有效的提高控制栅与浮栅之间的耦合比。 
在此之后，还可以继续在所述半导体基底上形成ONO材料层8，如图10所示。所述ONO材料层8的具体组成及其形成过程可以与现有技术中相同，本发明在此不做限定。 
综上所述，本发明提供一种浮栅的制备方法，在所述浮栅的制备方法中，先提供半导体基底，所述半导体基底包括栅极多晶硅层；之后刻蚀所述半导体基底形成浅沟槽；再在所述浅沟槽内填充隔离材料并平坦化，之后进行回刻，以在所述半导体基底中形成通孔；然后在所述通孔的内壁上形成附加多晶硅层，所述附加多晶硅层与所述栅极多晶硅层构成浮栅。与现有技术相比，本发明提供的浮栅的制备方法具有以下优点： 
本发明的浮栅的制备方法，在形成通孔后，在所述通孔的侧壁上形成了附加多晶硅层，从而所述附加多晶硅层与栅极多晶硅层相结合共同构成浮栅，使得浮栅的宽度变大，从而提高了控制栅与浮栅之间的耦合比，提高了Flash器件的性能。 
由于是在形成浅沟槽后形成的通孔，因此，浮栅宽度变大对有源区光刻没有产生影响，因此依然能够获得高集成度的芯片，那么在保证集成度的情况下，提高了Flash器件的性能，无疑有着显著的进步，大大的提高了生产效率，增强了竞争力。 
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及 其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。