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1、(10)申请公布号 (43)申请公布日 (21)申请号 201310415468.2(22)申请日 2013.09.12H03K 19/0175(2006.01)(71)申请人珠海全志科技股份有限公司地址 519080 广东省珠海市软件园路1号生产加工中心4#楼四层1单元(72)发明人倪陈志 王洪魁 丁然(74)专利代理机构广州华进联合专利商标代理有限公司 44224代理人陈振 李双皓(54) 发明名称输入输出电路装置(57) 摘要本发明公开了一种输入输出电路装置，输入输出电路装置包括输出电路、偏置电路和输入电路，输出电路通过偏置电路与输入电路连接；输入电路用于连接第一输入信号和输入信号；输出。
2、电路用于接收输出信号和偏置产生信号并与输入输出端口电连接；偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块；串联电阻分压模块用于根据输入输出端口的电压调节第一输入信号端和第二输入信号端的工作电压；控制模块用于根据第二输入信号端的电压信号控制偏置产生信号端的工作电压；电容保持电压模块用于保持偏置产生信号端的工作电压。其有效的避免了本地电源无电情况下输入输出端口连接摆幅为5V电压信号时，MOS晶体管被损坏的现象。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书7页 附图3页(10)申请公布号 CN 104467799 A(43)申请公布日。
3、 2015.03.25CN 104467799 A1/2页21.一种输入输出电路装置，其特征在于，包括输入电路、偏置电路和输出电路：所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号；所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏置产生信号；所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述偏置产生信号。2.根据权利要求1所述的输入输出电路装置，其特征在于，所述偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块：所述串联电阻分压模块分别与所述输入输出端口、所述输入电路的第一输入信号端、所述控制模块的第二输入信号端和第三输入信号端电。
4、连接，用于根据输入输出端口的电压调节所述第一输入信号端和第二输入信号端的工作电压；所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于根据所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压为3.3V；所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保持所述偏置产生信号端的工作电压；所述第三输入信号端与接地端电连接。3.根据权利要求2所述的输入输出电路装置，其特征在于：所述偏置电路还包括模式选择模块，所述模式选择模块串联于所述第三输入信号端和接地端之间，并接收所述偏置产生信号和输出模式选择信号。4.根据权利要求3所述的输入输出电路装置。
5、，其特征在于：所述模式选择模块包括第三反相器和第五晶体管，所述第五晶体管的栅极与所述第三反相器的输出端连接；所述第五晶体管的衬底、源极与接地端连接，所述第五晶体管的漏极与所述第三输入信号端电连接；所述第三反相器的工作电压为所述偏置产生信号端的电压。5.根据权利要求2至4任一项所述的输入输出电路装置，其特征在于：所述控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第二晶体管的源极连接并耦合至所述第二输入信号端；所述第一晶体管的漏极、第一晶体管的衬底、第二晶体管的衬底与第二晶体管的漏极连接并耦合至所述偏置产生信号端；所述第一晶体管的源极与所述第二晶体管的栅极连接并耦合至所述电源电压。。
6、6.根据权利要求5所述的输入输出电路装置，其特征在于：所述电容保持电压模块包括电容器，所述电容器一端与接地端连接，另一端耦合至所述控制模块的偏置产生信号端。7.根据权利要求6所述的输入输出电路装置，其特征在于：所述输出电路包括第三晶体管、第四晶体管和第一反相器，所述第三晶体管的衬底、第三晶体管的源极、第四晶体管的衬底连接并耦合至接地端；所述第三晶体管的栅极与所述第一反相器的输出端连接，所述第三晶体管的漏极与所权 利 要 求 书CN 104467799 A2/2页3述第四晶体管的源极相连接；所述第四晶体管的漏极与所述输入输出端口连接；所述第四晶体管的栅极电压为所述偏置产生信号端电压。8.根据权利。
7、要求7所述的输入输出电路装置，其特征在于：所述串联电阻分压模块包括第一电阻、第二电阻和第三电阻，所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接地端连接，所述第三电阻的另一端与所述输入输出端口电连接；所述第一电阻和所述第二电阻的连接端耦合至所述控制模块的第二输入信号端；所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第一输入信号端。9.根据权利要求7所述的输入输出电路装置，其特征在于：所述串联电阻分压模块包括第一电阻、第二电阻和第三电阻，所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接地端连接，所述第三电阻的另一端与所述输入输出端口电连。
8、接；所述第一电阻和所述第二电阻的连接端耦合至所述控制模块的第一输入信号端；所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第二输入信号端。10.根据权利要求8所述的输入输出电路装置，其特征在于：所述输入电路包括第二反相器，所述第二反相器输入端耦合至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；所述第二反相器的工作电压为3.3V或1V；所述第二反相器包括额定耐压为3.3V的PMOS、NMOS晶体管。11.根据权利要求9所述的输入输出电路装置，其特征在于：所述输入电路包括第二反相器，所述第二反相器输入端耦合至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；所述第二反相器的工。
9、作电压为1V；所述第二反相器包括额定耐压为1V的PMOS、NMOS晶体管。12.根据权利要求10或11所述的输入输出电路装置，其特征在于：所述第一晶体管和第二晶体管均为增强型PMOS管；所述第三晶体管、第四晶体管和第五晶体管均为增强型NMOS管；所述第一反相器和第三反相器包括额定耐压为3.3V的PMOS、NMOS晶体管。权 利 要 求 书CN 104467799 A1/7页4输入输出电路装置技术领域0001 本发明涉及集成电路，特别是涉及一种能够承受5V电压信号的输入输出电路。背景技术0002 伴随着电子信息产业的迅猛发展，数据传输的速度与日俱增，芯片与芯片之间、设备与设备之间的各种接口协议层。
10、出不穷。其中许多的协议要求具有5V信号工作幅度的输入输出电路（或者是5V电压检测电路），而通常集成电路使用的有源器件金属氧化物半导体场效应管（metal-oxide-semiconductor filed effect transistor，简称MOS晶体管）的任意两个端口之间的额定耐压为3.3V，直接应用在5V信号的工作环境中，会导致器件的损坏。因此，如何使用额定耐压为3.3V的MOS晶体管来设计信号摆幅为5V的输入输出电路，并且保证在本地电源无效的情况下器件不被损坏就成为一个具有挑战性的问题。发明内容0003 基于此，有必要针对本地电源无电时，输入输出端口5V_IO的电压为5V，电路中MO。
11、S晶体管容易损坏的问题，提供一种输入输出电路装置。0004 为实现本发明目的，提供的一种输入输出电路装置，其特征在于，包括输入电路、偏置电路和输出电路：0005 所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号；0006 所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏置产生信号；0007 所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述偏置产生信号。0008 在其中一个实施例中，所述偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块：0009 所述串联电阻分压模块分别与所述输入输出端口、所述输入电路的第一输入信号端、所述控制模。
12、块的第二输入信号端和第三输入信号端电连接，用于根据输入输出端口的电压调节所述第一输入信号端和第二输入信号端的工作电压；0010 所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于根据所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压为3.3V；0011 所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保持所述偏置产生信号端的工作电压；0012 所述第三输入信号端与接地端电连接。0013 在其中一个实施例中，所述偏置电路还包括模式选择模块，所述模式选择模块串联于所述第三输入信号端和接地端之间，并接收所述偏置产生信号和输出模式选择信号。
13、。0014 在其中一个实施例中，所述模式选择模块包括第三反相器和第五晶体管，所述第说 明 书CN 104467799 A2/7页5五晶体管的栅极与所述第三反相器的输出端连接；0015 所述第五晶体管的衬底、源极与接地端连接，所述第五晶体管的漏极与所述第三输入信号端电连接；0016 所述第三反相器的工作电压为所述偏置产生信号端的电压。0017 在其中一个实施例中，所述控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极与所述第二晶体管的源极连接并耦合至所述第二输入信号端；0018 所述第一晶体管的漏极、第一晶体管的衬底、第二晶体管的衬底与第二晶体管的漏极连接并耦合至所述偏置产生信号端；001。
14、9 所述第一晶体管的源极与所述第二晶体管的栅极连接并耦合至所述电源电压。0020 在其中一个实施例中，所述电容保持电压模块包括电容器，所述电容器一端与接地端连接，另一端耦合至所述控制模块的偏置产生信号端。0021 在其中一个实施例中，所述输出电路包括第三晶体管、第四晶体管和第一反相器，所述第三晶体管的衬底、第三晶体管的源极、第四晶体管的衬底连接并耦合至接地端；0022 所述第三晶体管的栅极与所述第一反相器的输出端连接，所述第三晶体管的漏极与所述第四晶体管的源极相连接；0023 所述第四晶体管的漏极与所述输入输出端口连接；0024 所述第四晶体管的栅极电压为所述偏置产生信号端电压。0025 在其。
15、中一个实施例中，所述串联电阻分压模块包括第一电阻、第二电阻和第三电阻，所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接地端连接，所述第三电阻的另一端与所述输入输出端口电连接；0026 所述第一电阻和所述第二电阻的连接端耦合至所述控制模块的第二输入信号端；0027 所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第一输入信号端。0028 在另一个实施例中，所述串联电阻分压模块包括第一电阻、第二电阻和第三电阻，所述第二电阻串联于所述第一电阻和所述第三电阻之间，所述第一电阻的另一端与接地端连接，所述第三电阻的另一端与所述输入输出端口电连接；0029 所述第一电阻和所述。
16、第二电阻的连接端耦合至所述控制模块的第一输入信号端；0030 所述第二电阻和所述第三电阻的连接端耦合至所述输入电路的第二输入信号端。0031 在其中一个实施例中，所述输入电路包括第二反相器，所述第二反相器输入端耦合至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；0032 所述第二反相器的工作电压为3.3V或1V；0033 所述第二反相器包括额定耐压为3.3V的PMOS、NMOS晶体管。0034 在另一个实施例中，所述输入电路包括第二反相器，所述第二反相器输入端耦合至所述第一输入信号端，所述第二反相器输出端与输入信号耦合；0035 所述第二反相器的工作电压为1V；0036 所述第二反相。
17、器包括额定耐压为1V的PMOS、NMOS晶体管。0037 在其中一个实施例中，所述第一晶体管和第二晶体管均为增强型PMOS管；0038 所述第三晶体管、第四晶体管和第五晶体管均为增强型NMOS管；说 明 书CN 104467799 A3/7页60039 所述第一反相器和第三反相器包括额定耐压为3.3V的PMOS、NMOS晶体管。0040 本发明提供的输入输出电路装置包括输出电路、偏置电路和输入电路，输出电路通过偏置电路与输入电路连接；输入电路用于连接第一输入信号和输入信号；输出电路用于接收输出信号和偏置产生信号并与输入输出端口电连接；偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块；串。
18、联电阻分压模块用于根据输入输出端口的电压调节第一输入信号端和第二输入信号端的工作电压；控制模块用于根据第二输入信号端的电压信号控制偏置产生信号端的工作电压；电容保持电压模块用于保持所述偏置产生信号端的工作电压。其有效的避免了本地电源无电情况下输入输出端口连接摆幅为5V电压信号时，MOS晶体管被损坏的现象。附图说明0041 图1为本发明输入输出电路装置一实施例示意图；0042 图2为本发明输入输出电路装置又一实施例示意图；0043 图3为本发明输入输出电路装置再一实施例示意图；0044 图4为本发明输入输出电路装置另一实施例示意图；0045 图5为本发明输入输出电路装置另一实施例示意图。具体实施。
19、方式0046 为了使本发明的目的、采用的技术方案及优点更加清楚明白，以下结合附图及具体实施例对本发明的输入输出电路装置进行进一步的详细说明。0047 参见图1，本发明实施例的一种输入输出电路装置，包括输入电路、偏置电路和输出电路。0048 所述输入电路与所述偏置电路电连接，用于连接第一输入信号和输入信号；0049 所述偏置电路与输入输出端口及所述输入电路电连接，并输出第一输入信号和偏置产生信号。0050 所述输出电路与输入输出端口及所述偏置电路电连接，用于接收输出信号和所述偏置产生信号。0051 所述偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块：0052 所述串联电阻分压模块分别与。
20、所述输入输出端口、所述输入电路的第一输入信号端、所述控制模块的第二输入信号端和第三输入信号端电连接，用于根据输入输出端口的电压调节所述第一输入信号端和第二输入信号端的工作电压；0053 所述控制模块与所述第二输入信号端、偏置产生信号端和电源电压电连接，用于根据所述第二输入信号端的电压信号控制所述偏置产生信号端的工作电压，所述电源电压为3.3V；0054 所述电容保持电压模块串联于所述控制模块的偏置产生信号端和接地端，用于保持所述偏置产生信号端的工作电压；0055 所述第三输入信号端与接地端电连接。0056 较佳地，作为一种可实施方式，所述偏置电路还包括模式选择模块，所述模式选择模块串联于所述第。
21、三输入信号端和接地端之间，并接收所述偏置产生信号和输出模式选择说 明 书CN 104467799 A4/7页7信号。0057 参见图2，作为本发明的一个实施例，一种输入输出电路装置，用于避免本地电源无电时，输入输出端口5V_IO连接摆幅为5V电压信号，MOS晶体管被损坏的现象，包括输出电路、偏置电路和输入电路，输出电路通过偏置电路与输入电路连接；输入电路连接第一输入信号和输入信号；输出电路与输入输出端口连接，用于接收输出信号和偏置产生信号；0058 偏置电路包括串联电阻分压模块、电容保持电压模块和控制模块；0059 串联电阻分压模块分别与输入输出端口5V_IO、输入电路的第一输入信号端IO1、。
22、控制模块的第二输入信号端IO2和接地端电连接，用于根据输入输出端口5V_IO的电压调节第一输入信号端IO1和第二输入信号端IO2的工作电压；0060 控制模块与第二输入信号端IO2、偏置产生信号端和电源电压VCC电连接，用于根据第二输入信号端IO2的电压信号控制偏置产生信号端的工作电压Vbulk；0061 电容保持电压模块串联于控制模块的偏置产生信号端和接地端，用于保持偏置产生信号端的工作电压Vbulk。0062 串联电阻分压模块包括第一电阻R0、第二电阻R1和第三电阻R2，第二电阻R1串联于第一电阻R0和第三电阻R2之间，第一电阻R0的另一端与接地端连接，第三电阻R2的另一端与输入输出端口5。
23、V_IO电连接；第二电阻R1和第三电阻R2的连接端与第一输入信号端IO1电连接；第一电阻R0和第二电阻R1的连接端耦合至第二输入信号端IO2。0063 电容保持电压模块包括电容器C0，电容器C0一端与接地端连接，另一端耦合至偏置产生信号端。0064 控制模块包括第一晶体管PMOS0和第二晶体管PMOS1，第一晶体管PMOS0的栅极与第二晶体管PMOS1的源极连接并耦合至第二输入信号端IO2；第一晶体管PMOS0的漏极、第一晶体管PMOS0的衬底、第二晶体管PMOS1的衬底与第二晶体管PMOS1的漏极连接并耦合至偏置产生信号端；第一晶体管PMOS0的源极与第二晶体管PMOS1的栅极连接并耦合至电。
24、源电压VCC。0065 较佳地，第一晶体管PMOS0和第二晶体管PMOS1均为增强型PMOS管。0066 输出电路包括第三晶体管NMOS0、第四晶体管NMOS1和第一反相器，第三晶体管NMOS0的衬底、第三晶体管NMOS0的源极、第四晶体管NMOS1的源极连接并耦合至接地端；第三晶体管NMOS0的栅极与第一反相器的输出端连接，第三晶体管NMOS0的漏极与第四晶体管NMOS1的源极相连接；第四晶体管NMOS1的漏极与输入输出端口5V_IO连接；第四晶体管NMOS1的栅极电压为偏置产生信号端的电压Vbulk。0067 较佳地，第三晶体管NMOS0和第四晶体管NMOS1均为增强型NMOS管；0068。
25、 输入电路包括第二反相器，第二反相器输入端耦合至第一输入信号端IO1，第二反相器输出端与输入信号耦合，第二反相器的工作电压为3.3V或1V；0069 较佳地，第二反相器包括额定耐压为3.3V的PMOS、NMOS晶体管。0070 当输入电路中第二反相器的工作电压为3.3V，所述输入输出端口连接到5V电源时，可分为两种情况：0071 （1）当3.3V电源VCC有电，输入输出端口可通过一个上拉电阻连接到5V的电源，此时通过设计第一电阻R0、第二电阻R1和第三电阻R2的比例，可以实现如下关系：说 明 书CN 104467799 A5/7页80072 0073 其中VIO1为第一输入信号端IO1在信号为。
26、高电平时的电压值，V5V_IO(high)为输入输出端口5V_IO在信号为高电平时的电压值。这样通过调节（R0+R1）与R2的比例实现对输入电路的第一输入信号输入端的最大电压值的调整，以保证输入电路中的MOS晶体管不被损坏，并且实现逻辑信号的输入；0074 通过设计第一电阻R0、第二电阻R1和第三电阻R2的比例，还可以实现如下关系：0075 0076 其中VIO2(high)为第二输入信号端IO2在信号为高电平时的电压值，V5V_IO(high)为输入输出端口5V_IO在信号为高电平时的电压值。这样通过调节R0与（R1+R2）的比例，可实现VIO2(high)比VCC低一个第一晶体管PMOS0。
27、的阈值或更大的电压。这样当输入输出端口5V_IO存在5V的信号摆幅时，第一晶体管PMOS0的栅极为低电平，由于第一晶体管PMOS0为P沟道MOS管，所以此时第一晶体管PMOS0导通，偏置产生信号端电压Vbulk等于VCC，因而输出电路中第四晶体管NMOS1的栅极电压为VCC，又由于VCC为3.3V电源电压，因此第四晶体管NMOS1正常工作，不会被损坏，进而保证了输出电路中MOS管的正常工作。0077 （2）当3.3V电源VCC无电时，输入输出端口5V_IO通过一个上拉电阻连接到5V的电源，此时，第一输入信号端IO1和第二输入信号端IO2处的电压也会在短时间内被上拉到较高电平，因而第二晶体管PM。
28、OS1源极电平为较高电平，栅极与电源电压VCC相连，VCC无电，所以第二晶体管PMOS1栅极为低电平，又由于第二晶体管PMOS1为P沟道MOS管，因而第二晶体管PMOS1导通，从而使得偏置产生信号端电压Vbulk也被上拉至高电平，此时，偏置产生信号端电压Vbulk、第一输入信号端IO1和第二输入信号端IO2的电压均恢复到3.3V电源VCC有电时的情况，因此能够保证输入输出电路在输入输出端口5V_IO为5V的情况下CMOS晶体管不被损坏。0078 参见图3，较佳地，作为本发明的另一实施例，当输入输出端口5V_IO可能工作在摆幅为3.3V信号或者5V信号的情况时，偏置电路还包括模式选择模块，模式选。
29、择模块串联于串联电阻分压模块中第一电阻未与第二电阻连接的一端和接地端之间。模式选择模块包括第三反相器和第五晶体管NMOS2，第五晶体管NMOS2的栅极与第三反相器的输出端连接；第五晶体管NMOS2的衬底、源极与接地端连接，第五晶体管NMOS2的漏极与串联电阻分压模块中第一电阻R0未与第二电阻R1连接的一端连接；第三反相器的工作电压为偏置产生信号端的电压Vbulk。0079 较佳地，第三反相器包括额定耐压为3.3V的PMOS、NMOS晶体管，第五晶体管NMOS2为增强型NMOS管；0080 作为其实施例，当输入输出端口5V_IO通过一上拉电阻连接到3.3V电源时，通过外部系统将模式选择模块中的模。
30、式选择信号设置为3.3V，此时第五晶体管NMOS2处于截止状态，因而第二输入信号端IO2和第一输入信号端IO1的电压均与输入输出端口5V_IO的电压值相同，串联电阻分压模块不再有分压作用。由于输入输出端口5V_IO的信号在0V到3.3V之间摆动，当输入输出端口5V_IO的电压为0V时，第一晶体管PMOS0栅极为低电平，说 明 书CN 104467799 A6/7页9此时第一晶体管PMOS0导通，偏置产生信号端电压Vbulk等于VCC，电容保持电压模块中的电容C0保持Vbulk不下降，由此保证了输出电路中第四晶体管NMOS1的正常工作，还可以在不浪费静态功耗的情况下实现输入输出电路功能。0081。
31、 作为其实施例，当输入输出端口5V_IO通过一上拉电阻连接到5V电源时，将模式选择模块中的模式选择信号设置为0V。以下分两种情况分析：0082 （1）在3.3V电源VCC有电，输入输出端口通过一个上拉电阻连接到5V的电源的短时间内，假设初始状态第五晶体管NMOS2为截止状态。第二输入信号端IO2和第一输入信号端IO1的电压均与输入输出端口5V_IO的电压值相同。第二晶体管PMOS1的栅极电位为VCC，源极电压为第二输入信号IO2，因此第二晶体管PMOS1导通。偏置产生信号会在短时间内上升到一个较高的电位，此时第五晶体管NMOS2的栅极电位也会上升到一个较高的电位，导致第五晶体管NMOS2导通。。
32、由于第五晶体管NMOS2导通，合理设计第一电阻R0、第二电阻R1和第三电阻R2的比例的串联电阻分压模块会导致第二输入信号VIO2(high)比VCC低一个第一晶体管PMOS0的阈值或更大的电压。由于第一晶体管PMOS0为P沟道MOS管，所以此时第一晶体管PMOS0导通，偏置产生信号端电压Vbulk下降为VCC，因而输出电路中第四晶体管NMOS1的栅极电压为VCC，又由于VCC为3.3V电源电压，因此第四晶体管NMOS1正常工作，不会被损坏，进而保证了输出电路中MOS管的正常工作。0083 （2）在3.3V电源VCC无电，输入输出端口通过一个上拉电阻连接到5V的电源的短时间内，假设初始状态第五晶。
33、体管NMOS2为截止状态。第二输入信号端IO2和第一输入信号端IO1的电压均与输入输出端口5V_IO的电压值相同。第二晶体管PMOS1的栅极电位为0，源极电压为第二输入信号IO2，因此第二晶体管PMOS1导通。偏置产生信号会在短时间内上升到一个较高的电位，此时第五晶体管NMOS2的栅极电位也会上升到一个较高的电位，导致第五晶体管NMOS2导通。由于第五晶体管NMOS2导通，合理设计第一电阻R0、第二电阻R1和第三电阻R2的比例的串联电阻分压模块会导致第二输入信号VIO2(high)比VCC低一个第一晶体管PMOS0的阈值或更大的电压。由于第一晶体管PMOS0为P沟道MOS管，所以此时第一晶体管。
34、PMOS0导通，偏置产生信号端电压Vbulk下降为第二输入信号电位VIO2(high)，因而输出电路中第四晶体管NMOS1的栅极电压等于第二输入信号电位VIO2(high)，因此第四晶体管NMOS1正常工作，不会被损坏。0084 参见图4，作为本发明的另一实施例，所述输入电路中第二反相器的工作电压Vdd大约为1V，输入电路中的第二反相器由额定耐压为3.3V的PMOS和NMOS晶体管构成。所述输入输出端口5V_IO的高电平电压范围大于等于1.5V且小于等于5V时，通过合理的设计第一电阻R0、第二电阻R1和第三电阻R2的比例，使其满足0085 0086 由于1.5VV5V_IO(high)5V和0。
35、087 所以0088 由于第二反相器的工作电压Vdd为1V，额定耐压为3.3V的NMOS晶体管的导通阈值大约为0.7V，为了保证第二反相器正常工作，通过设计，设定第二反相器的输入逻辑高电说 明 书CN 104467799 A7/7页10平翻转阈值约为0.8V，则VIO1(high)1VVth,high=0.8V，因此当输入输出端口5V_IO的高电平电压范围大于等于1.5V且小于等于5V时，第一输入信号的高电平大于第二反相器的输入逻辑高电平翻转阈，第二反相器输出为逻辑0，从而在保证输入输出电路中MOS晶体管不被损坏的同时能够正常工作。0089 参见图5，作为本发明的另一实施例，当输入电路中第二反。
36、相器的工作电压Vdd为1V时，即输入信号需要送给电源电压为Vdd的系统处理时，第二反相器包括可承受大约为1V电压的CMOS晶体管。Vdd为额定电压等于1V左右的电源，此时VCC为额定电压等于3.3V的电源。0090 （1）当VCC有效时，输入输出端口5V_IO通过上拉电阻连接到5V电源，通过设计第一电阻R0、第二电阻R1和第三电阻R2的比例，可以实现如下关系：0091 0092 其中，VIO1(high)为第一输入信号端IO1在信号为高电平时的电压值，V5V_IO(high)为输入输出端口5V_IO在信号为高电平时的电压值。这样通过串联电阻分压模块的分压作用就可以保证电源电压为Vdd的输入电路。
37、中MOS晶体管不被损坏，并实现逻辑信号的输入。0093 通过调节第一电阻R0、第二电阻R1和第三电阻R2的比例，还可以实现如下关系：0094 0095 其中，VIO2(high)为第二输入信号端IO2在信号为高电平时的电压值，V5V-IO(high)为输入输出端口5V_IO在信号为高电平时的电压值。这样通过调节（R0+R1）和R2的比例可以使得VIO2(high)比VCC低一个第一晶体管PMOS0的阈值或更大的电压，这样当输入输出端口5V_IO存在5V的信号摆幅时，第一晶体管PMOS0导通，Vbulk等于VCC，从而第四晶体管NMOS1的栅极电压等于VCC，进而保证第四晶体管NMOS1正常工作。
38、，进而保证了输出电路中的MOS管不被损坏。0096 （2）当VCC无效时，输入输出端口5V_IO通过上拉电阻连接到5V电源，此时，当输入输出端口5V_IO被上拉到5V时，串联电阻分压模块使得偏置产生信号端电压Vbulk、第一输入信号端IO1和第二输入信号端IO2的电压均恢复到VCC有效时，V5V-IO(high)=5V时的情形，从而保证了输入输出电路中MOS晶体管不会被损坏。0097 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。说 明 书CN 104467799 A10。