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1、(10)申请公布号 (43)申请公布日 (21)申请号 201310442522.2(22)申请日 2013.09.24H01L 29/808(2006.01)H01L 29/41(2006.01)H01L 21/337(2006.01)H01L 21/266(2006.01)(71)申请人中芯国际集成电路制造（上海）有限公司地址 201203 上海市浦东新区张江路18号(72)发明人邱慈云 刘欣 施雪捷(74)专利代理机构北京集佳知识产权代理有限公司 11227代理人骆苏华(54) 发明名称MOS晶体管及对应的形成方法(57) 摘要一种MOS晶体管及对应的形成方法，所述MOS晶体管的形成方法。
2、包括：在栅极结构两侧的半导体衬底内形成袋状区后，对所述栅极结构两侧的半导体衬底进行刻蚀，去除部分袋状区，使得剩余的袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面，然后在刻蚀后的袋状区内形成轻掺杂源漏区。由于部分袋状区被去除，使得袋状区总的掺杂离子数变少，在经过退火扩散后，扩散后形成的袋状区的掺杂离子浓度会小于现有技术中经过退火扩散后袋状区的掺杂离子浓度，使得源漏区与衬底形成的PN结中轻掺杂一边的杂质浓度降低，从而使得源漏区寄生PN结电容变小，有利于提高MOS晶体管的高频特性。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书7页 附。
3、图4页(10)申请公布号 CN 104465789 A(43)申请公布日 2015.03.25CN 104465789 A1/2页21.一种MOS晶体管的形成方法，其特征在于，包括：提供半导体衬底，在所述半导体衬底表面形成栅极结构；在所述栅极结构两侧的半导体衬底内形成袋状区；对所述栅极结构两侧的半导体衬底进行刻蚀，去除部分袋状区，使得剩余的袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面；在刻蚀后的袋状区内形成轻掺杂源漏区；在所述栅极结构的侧壁形成侧墙；以所述侧墙和栅极结构为掩膜，在栅极结构和侧墙两侧的半导体衬底内形成重掺杂源漏区，所述轻掺杂源漏区和重掺杂源漏区构成MOS晶体管的源区。
4、和漏区。2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述去除的袋状区的厚度范围为10纳米40纳米。3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，对所述栅极结构两侧的半导体衬底进行刻蚀的工艺为湿法刻蚀工艺或干法刻蚀工艺。4.如权利要求1所述的MOS晶体管的形成方法，其特征在于，对所述袋状区和轻掺杂源漏区进行退火处理。5.如权利要求4所述的MOS晶体管的形成方法，其特征在于，所述退火处理在形成侧墙之前进行、或在形成重掺杂源漏区后进行。6.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述袋状区的掺杂离子类型与源区、漏区的掺杂离子类型相反。7.如权利要求1所述的MO。
5、S晶体管的形成方法，其特征在于，还包括：在所述半导体衬底形成阱区，在所述阱区表面形成栅极结构，在所述栅极结构两侧的阱区内形成袋状区、源区和漏区。8.如权利要求7所述的MOS晶体管的形成方法，其特征在于，所述袋状区的掺杂离子类型与阱区的掺杂离子类型相同。9.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述袋状区的掺杂离子类型与半导体衬底的掺杂离子类型相同。10.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述轻掺杂源漏区的深度小于刻蚀后的袋状区的深度，且所述袋状区完全包裹住轻掺杂源漏区。11.一种MOS晶体管，其特征在于，包括：半导体衬底；位于所述半导体衬底表面的栅极结构，位。
6、于所述栅极结构侧壁的侧墙；位于所述栅极结构两侧的半导体衬底内的袋状区，所述袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面；位于所述栅极结构两侧且位于所述袋状区内的轻掺杂源漏区，位于所述栅极结构和侧墙两侧的半导体衬底内的重掺杂源漏区，所述轻掺杂源漏区和重掺杂源漏区构成MOS晶体管的源区和漏区。12.如权利要求11所述的MOS晶体管，其特征在于，所述袋状区对应的半导体衬底表面与栅极结构底部的半导体衬底表面的高度差的范围为10纳米40纳米。13.如权利要求11所述的MOS晶体管，其特征在于，所述袋状区的掺杂离子类型与源权 利 要 求 书CN 104465789 A2/2页3区、漏区的掺杂。
7、离子类型相反。14.如权利要求11所述的MOS晶体管，其特征在于，还包括：位于所述半导体衬底内的阱区，所述阱区表面形成有栅极结构，所述栅极结构两侧的阱区内形成有袋状区、源区和漏区。15.如权利要求14所述的MOS晶体管，其特征在于，所述袋状区的掺杂离子类型与阱区的掺杂离子类型相同。16.如权利要求11所述的MOS晶体管，其特征在于，所述袋状区的掺杂离子类型与半导体衬底的掺杂离子类型相同。17.如权利要求11所述的MOS晶体管，其特征在于，所述轻掺杂源漏区的深度小于刻蚀后的袋状区的深度，且所述袋状区完全包裹住轻掺杂源漏区。权 利 要 求 书CN 104465789 A1/7页4MOS 晶体管及对。
8、应的形成方法技术领域0001 本发明涉及半导体制造技术，特别涉及一种MOS晶体管及对应的形成方法。背景技术0002 目前，随着小尺寸、低价位、便携式移动通讯和消费电子产品需求的飞速增长，单纯的数字电路产品已无法满足需要，带有模拟电路的混合信号片上系统在集成电路产业中占据了越来越重要的地位，CMOS模拟电路从低速、低复杂度、小信号、高工作电压的电路逐步发展成高速、高复杂度、低工作电压的混合信号系统。与此同时，器件尺寸的缩小对MOS晶体管各种寄生效应的降低以及信噪比的提高提出了更高的要求。0003 请参考图1，为现有的MOS晶体管的剖面结构示意图，包括：半导体衬底10，位于半导体衬底10表面的栅极。
9、结构11，位于栅极结构11侧壁的侧墙12；位于栅极结构11两侧的半导体衬底10内的轻掺杂源漏区（未标示）和位于栅极结构11、侧墙12两侧的半导体衬底10内的重掺杂源漏区（未标示），所述轻掺杂源漏区和重掺杂源漏区共同构成源区14和漏区15。在所述MOS晶体管中，源区14、漏区15与接触的半导体衬底10之间的掺杂类型相反，源区14、漏区15与接触的半导体衬底10之间形成PN结，MOS晶体管中存在源漏区寄生PN结电容20。当MOS晶体管的源区14、漏区15电压发生变化时，所述寄生PN结电容将充电或放电。而当MOS晶体管工作在频率较高的高频状态时，所述源漏区寄生PN结电容20的充放电将严重影响电路的工。
10、作效率，从而影响MOS晶体管的高频特性。此外，半导体衬底10的噪声也将沿着所述源漏区寄生PN结电容20传递给MOS晶体管，噪声还将通过半导体衬底与各个寄生电容形成的回路向集成电路的各个支路传递，进一步严重影响整个电路的性能。因此，MOS晶体管的源漏区寄生PN结电容是衡量和优化MOS晶体管性能的一个重要参数。但现有技术形成的MOS晶体管的源漏区寄生PN结电容较大。发明内容0004 本发明解决的问题是提供一种MOS晶体管及对应的形成方法，所形成的MOS晶体管的源漏区寄生PN结电容较小。0005 为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括：提供半导体衬底，在所述半导体衬底表面形成栅极。
11、结构；在所述栅极结构两侧的半导体衬底内形成袋状区；对所述栅极结构两侧的半导体衬底进行刻蚀，去除部分厚度的袋状区，使得所述袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面；在刻蚀后的袋状区内形成轻掺杂源漏区；在所述栅极结构的侧壁形成侧墙；以所述侧墙和栅极结构为掩膜，在栅极结构和侧墙两侧的半导体衬底内形成重掺杂源漏区，所述轻掺杂源漏区和重掺杂源漏区构成MOS晶体管的源区和漏区。0006 可选的，所述去除的袋状区的厚度范围为10纳米40纳米。0007 可选的，对所述栅极结构两侧的半导体衬底进行刻蚀的工艺为湿法刻蚀工艺或干法刻蚀工艺。说 明 书CN 104465789 A2/7页50008 。
12、可选的，对所述袋状区和轻掺杂源漏区进行退火处理。0009 可选的，所述退火处理在形成侧墙之前进行、或在形成重掺杂源漏区后进行。0010 可选的，所述袋状区的掺杂离子类型与源区、漏区的掺杂离子类型相反。0011 可选的，还包括：在所述半导体衬底形成阱区，在所述阱区表面形成栅极结构，在所述栅极结构两侧的阱区内形成袋状区、源区和漏区。0012 可选的，所述袋状区的掺杂离子类型与阱区的掺杂离子类型相同。0013 可选的，所述袋状区的掺杂离子类型与半导体衬底的掺杂离子类型相同。0014 可选的，所述轻掺杂源漏区的深度小于刻蚀后的袋状区的深度，且所述袋状区完全包裹住轻掺杂源漏区。0015 本发明还提供了一。
13、种MOS晶体管，包括：半导体衬底；位于所述半导体衬底表面的栅极结构，位于所述栅极结构侧壁的侧墙；位于所述栅极结构两侧的半导体衬底内的袋状区，所述袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面；位于所述栅极结构两侧且位于所述袋状区内的轻掺杂源漏区，位于所述栅极结构和侧墙两侧的半导体衬底内的重掺杂源漏区，所述轻掺杂源漏区和重掺杂源漏区构成MOS晶体管的源区和漏区。0016 可选的，所述袋状区对应的半导体衬底表面与栅极结构底部的半导体衬底表面的高度差的范围为10纳米40纳米。0017 可选的，所述袋状区的掺杂离子类型与源区、漏区的掺杂离子类型相反。0018 可选的，还包括：位于所述半导体。
14、衬底内的阱区，所述阱区表面形成有栅极结构，所述栅极结构两侧的阱区内形成有袋状区、源区和漏区。0019 可选的，所述袋状区的掺杂离子类型与阱区的掺杂离子类型相同。0020 可选的，所述袋状区的掺杂离子类型与半导体衬底的掺杂离子类型相同。0021 可选的，所述轻掺杂源漏区的深度小于刻蚀后的袋状区的深度，且所述袋状区完全包裹住轻掺杂源漏区。0022 与现有技术相比，本发明的技术方案具有以下优点：0023 在栅极结构两侧的半导体衬底内形成袋状区后，对所述栅极结构两侧的半导体衬底进行刻蚀，去除部分袋状区，使得剩余的袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面，然后在刻蚀后的袋状区内形成轻掺。
15、杂源漏区。由于所述袋状区的掺杂离子浓度不变，使得轻掺杂源漏区在靠近栅极区域的耗尽区较窄，且掺杂浓度较高的袋状区有利于调节MOS晶体管的阈值电压。同时由于部分袋状区被去除，使得袋状区总的掺杂离子数变少，在经过退火扩散后，扩散后形成的袋状区的掺杂离子浓度会小于现有技术中经过退火扩散后袋状区的掺杂离子浓度，使得源漏区与衬底形成的PN结中轻掺杂一边的杂质浓度降低，从而使得源漏区寄生PN结电容变小，有利于提高MOS晶体管的高频特性。附图说明0024 图1是现有技术的MOS晶体管的剖面结构示意图；0025 图2图9是本发明实施例的MOS晶体管的形成过程的剖面结构示意图；0026 图10是现有技术和本发明实。
16、施例的MOS晶体管在半导体衬底内的掺杂离子浓度分布的比较图。说 明 书CN 104465789 A3/7页6具体实施方式0027 从背景技术中可知，所述源漏区寄生PN结电容将严重影响MOS晶体管的工作效率，特别影响MOS晶体管的高频特性。由于源漏区寄生PN结电容的计算公式为：0028 0029 其中A为源区或漏区与半导体衬底之间的PN结的接触面积，即所述源漏区寄生PN结电容的相对面积，q为电子电量，0为真空绝对介电常数，为相对介电常数，NA为PN结中P型掺杂区一侧的P型掺杂浓度，ND为PN结中N型掺杂区一侧的N型掺杂浓度，VD为PN结的自建电场的电压，V为漏极电压。从所述公式可知，源漏区寄生P。
17、N结电容与P型掺杂区、N型掺杂区中轻掺杂一边的杂质浓度正相关，当轻掺杂一边的杂质浓度越小时，源漏区寄生PN结电容越小，即半导体衬底的掺杂浓度越小，源漏区寄生PN结电容越小。0030 但为了降低MOS晶体管的导通电阻和衬底的寄生电阻，源区、漏区和衬底的掺杂浓度也不可能无限制减小。且由于随着MOS晶体管的尺寸不断缩小，为了避免短沟道效应，通常在形成源区和漏区之前在栅极结构两侧的半导体衬底内形成袋状区。所述袋状区的掺杂离子类型与后续形成的轻掺杂源漏区的掺杂离子类型相反，与半导体衬底的掺杂离子类型相同，且所述袋状区的掺杂浓度远远大于半导体衬底的掺杂浓度，使得轻掺杂源漏区在靠近栅极区域的耗尽区变窄。如果。
18、为了降低源漏区寄生PN结电容而降低袋状区的掺杂浓度，不仅会使得轻掺杂源漏区的耗尽区重新变宽，且由于现有技术的袋状区通常会扩散到栅极结构底部的沟道区内，可以用于调节MOS晶体管的阈值电压，若袋状区的掺杂浓度过低，也会影响MOS晶体管的阈值电压。0031 为此，本发明实施例提供了一种MOS晶体管及对应的形成方法，在栅极结构两侧的半导体衬底内形成袋状区后，对所述栅极结构两侧的半导体衬底进行刻蚀，去除部分袋状区，使得剩余的袋状区对应的半导体衬底表面低于栅极结构底部的半导体衬底表面，然后在刻蚀后的袋状区内形成轻掺杂源漏区。由于所述袋状区的掺杂离子浓度不变，使得轻掺杂源漏区在靠近栅极区域的耗尽区较窄，且掺。
19、杂浓度较高的袋状区有利于调节MOS晶体管的阈值电压。同时由于部分袋状区被去除，使得袋状区总的掺杂离子数变少，在经过退火扩散后，扩散后形成的袋状区的掺杂离子浓度会小于现有技术中经过退火扩散后袋状区的掺杂离子浓度，使得源漏区与半导体衬底之间形成的PN结中轻掺杂一边的杂质浓度降低，从而使得源漏区寄生PN结电容变小。0032 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。0033 请参考图2图10，为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。0034 请参考图2，提供半导体衬底100，在所述半导体衬底100内形成阱区110。0035 所述半。
20、导体衬底100为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底。本领域的技术人员可以根据需要选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。说 明 书CN 104465789 A4/7页70036 所述半导体衬底100掺杂有N型或P型杂质离子。在本实施例中，所述半导体衬底100内掺杂有N型杂质离子。0037 所述半导体衬底100内还形成有浅沟槽隔离结构（未图示），所述浅沟槽隔离结构位于相邻的器件之间，用于电隔离相邻的器件。0038 在本实施例中，在所述半导体衬底100表面形成垫氧化。
21、层（未图示），所述垫氧化层可以避免后续形成的栅介质层与半导体衬底晶格不匹配而产生缺陷，且所述垫氧化层还可以避免后续的离子注入工艺直接对半导体衬底进行离子注入，避免半导体衬底表面可能会造成损伤。在其他实施例中，在所述半导体衬底表面也可以不形成垫氧化层，直接在所述半导体衬底内形成阱区，在所述半导体衬底表面形成栅极结构。0039 在本实施例中，利用离子注入工艺在所述半导体衬底100内形成阱区110，所述阱区110为N型阱区，后续形成的MOS晶体管形成在所述阱区表面，源漏区寄生PN结电容即为源区、漏区与相接触的阱区110之间PN结的电容。在其他实施例中，所述阱区的掺杂离子类型也可以与半导体衬底的掺杂离。
22、子类型相反，为P型阱区。0040 在其他实施例中，也可以不形成所述阱区，在所述半导体衬底表面形成所述MOS晶体管，源漏区寄生PN结电容即为源区、漏区与相接触的半导体衬底之间PN结的电容。0041 在本实施例中，形成阱区110后，采用退火工艺对阱区110的掺杂离子进行激活并消除缺陷。在其他实施例中，也可以先不进行退火处理，利用后续的退火工艺同时对阱区、袋状区、轻掺杂源漏区、重掺杂源漏区等离子注入区域进行退火处理，从而节省工艺步骤，节省成本。0042 请参考图3，在所述半导体衬底100表面形成栅极结构120。0043 所述栅极结构120包括位于所述半导体衬底100表面的栅介质层121和位于所述栅介。
23、质层121表面的栅电极122。所述栅介质层121的材料为氧化硅或高K栅介质材料，所述栅电极122的材料为多晶硅或金属。在其他实施例中，所述栅极结构表面还形成氧化硅层或氮化硅层，利用所述氧化硅层或氮化硅层防止后续的离子注入工艺将杂质离子注入到栅介质层或栅电极内，影响所述栅极结构的电学性能。由于所述栅极结构的形成方法为本领域技术人员的公知技术，在此不再赘述。0044 请参考图4，在所述栅极结构120两侧的半导体衬底100内形成袋状区130。0045 在本实施例中，所述袋状（Pocket）区130掺杂离子类型与阱区110相同，都掺杂有N型杂质离子。形成所述袋状区130的工艺为离子注入工艺，且所述袋状。
24、区130的掺杂浓度大于所述阱区110的掺杂浓度。由于所述袋状区的掺杂离子类型与后续形成的轻掺杂源漏区的掺杂离子类型相反，且由于所述袋状区130的掺杂浓度大于所述阱区110的掺杂浓度，使得所述轻掺杂源漏区在靠近栅极区域的耗尽区较窄，有利于缓解短沟道效应。0046 在本实施例中，为了使得所述袋状区130完全包裹住后续形成的轻掺杂源漏区，所述离子注入的方向与半导体衬底的法线方向具有大于0度，小于或等于30度的夹角，使得靠近栅极结构边缘且位于栅极结构底部的部分沟道区也离子注入形成有袋状区130，从而保证轻掺杂源漏区在靠近栅极区域的横向耗尽区较窄。同时由于所述袋状区130的掺杂浓度大于所述阱区110的掺。
25、杂浓度，利用所述位于沟道区的袋状区130还可以调节MOS晶体管的阈值电压。0047 在本实施例中，利用离子注入工艺形成的袋状区130的深度为150nm200nm。在说 明 书CN 104465789 A5/7页8其他实施例中，所述袋状区130的深度也可以为替他合适的值。0048 在其他实施例中，当所述半导体衬底内未形成所述阱区时，所述袋状区掺杂离子类型与半导体衬底的掺杂离子类型相同，且所述袋状区的掺杂浓度大于所述半导体衬底的掺杂浓度，使得所述轻掺杂源漏区在靠近栅极区域的耗尽区较窄，有利于缓解短沟道效应。同时，由于靠近栅极结构边缘且位于栅极结构底部的部分沟道区也离子注入形成有袋状区，利用所述位于。
26、沟道区的袋状区还可以调节MOS晶体管的阈值电压。0049 请参考图5，对所述栅极结构120两侧的半导体衬底100进行刻蚀，去除部分袋状区，使得剩余的袋状区135对应的半导体衬底100表面低于栅极结构120底部的半导体衬底100表面。0050 所述对栅极结构120两侧的半导体衬底100进行刻蚀的工艺为干法刻蚀工艺或湿法刻蚀工艺，其中，湿法刻蚀的刻蚀溶液为KOH溶液或NH4OH溶液。在本实施例中，对栅极结构120两侧的半导体衬底100进行刻蚀的工艺为湿法刻蚀工艺。0051 在本实施例中，去除的袋状区的厚度D1范围为10纳米50纳米。在其他实施例中，去除的袋状区的厚度范围也可以为其他合适的值。005。
27、2 且在去除部分袋状区后，剩余的袋状区135的深度仍大于后续形成的轻掺杂源漏区的深度，所述深度为袋状区或轻掺杂源漏区最底部到对应的半导体衬底表面的距离，使得后续形成的轻掺杂源漏区仍完全位于所述袋状区内。0053 由于部分袋状区被去除，使得注入到阱区110内的N型杂质离子的总数量变少，经过退火扩散后，后续位于轻掺杂源漏区与袋状区135接触面的袋状区135的掺杂浓度变少，从而使得源漏区与半导体衬底之间形成的PN结中轻掺杂一边的杂质浓度降低，从而使得源漏区寄生PN结电容变小。0054 请参考图6，在刻蚀后的袋状区135内形成轻掺杂源漏区140。0055 所述轻掺杂源漏区140的形成工艺为离子注入工艺。
28、，以所述栅极结构120为掩膜，对栅极结构120两侧的袋状区135内进行离子注入形成轻掺杂源漏区140。在本实施例中，所述离子注入的方向与半导体衬底的法线方向具有大于或等于0度，小于或等于15度的夹角，使得轻掺杂源漏区140部分位于栅介质层121的底部。0056 所述轻掺杂源漏区140的掺杂离子类型与袋状区135、阱区110的掺杂离子类型相反。在本实施例中，所述轻掺杂源漏区140的掺杂离子为P型杂质离子。0057 所述轻掺杂源漏区140的深度度小于刻蚀后的袋状区135的深度，使得所述刻蚀后的袋状区135完全包裹住所述轻掺杂源漏区140。在本实施例中，所述轻掺杂源漏区140的厚度范围为10nm30。
29、nm。在其他实施例中，所述轻掺杂源漏区的厚度也可以为其他值。0058 由于轻掺杂源漏区140的厚度较小，不容易形成热载流子注入效应，且所述刻蚀后的袋状区135完全包裹住所述轻掺杂源漏区140，轻掺杂源漏区140在靠近栅极区域的横向耗尽区较窄，因此有效的缓解短沟道效应。0059 请参考图7，对所述袋状区135和轻掺杂源漏区140进行退火处理。0060 在本实施例中，在形成轻掺杂源漏区140后，形成侧墙之前，对所述袋状区135和轻掺杂源漏区140进行退火处理。所述退火处理为快速热退火（RTP）工艺，具体包括均温退火或尖峰退火。均温退火即将某个温度保温一段时间，可以同时完成激活掺杂离子并修复缺陷；尖。
30、峰退火在高温滞留的时间很短，主要用于激活掺杂离子。由于本发明实施例的退说 明 书CN 104465789 A6/7页9火处理为快速热退火工艺，退火时间较短，使得轻掺杂源漏区140扩散较小，容易形成深度很小的超浅结，从而有利于避免热载流子注入效应。0061 在其他实施例中，所述对袋状区和轻掺杂源漏区的退火处理也可以在形成重掺杂源漏区之后，利用一次退火工艺将袋状区、轻掺杂源漏区和重掺杂源漏区同时进行退火处理，完成激活掺杂离子并修复缺陷。0062 在其他实施例中，也可以不额外进行退火处理，由于后续进行的沉积和离子注入工艺等都需要在高温的环境中进行，所述袋状区和轻掺杂源漏区也可以利用所述沉积和离子注入。
31、工艺的高温进行退火，可以节省工艺步骤和成本。0063 请参考图8，在所述栅极结构120的侧壁形成侧墙125。0064 形成所述侧墙125的工艺包括：在所述半导体衬底100表面和栅极结构120表面形成侧墙薄膜（未图示），对所述侧墙薄膜进行回刻蚀，直到暴露出所述半导体衬底100表面和栅极结构120的顶部表面，在所述栅极结构120的侧壁形成侧墙125。其中，所述侧墙薄膜为氧化硅层、氮化硅层、氮氧化硅其中的一层或多层堆叠结构。0065 请参考图9，以所述侧墙125和栅极结构120为掩膜，在栅极结构120和侧墙125两侧的半导体衬底100内形成重掺杂源漏区150，所述轻掺杂源漏区140和重掺杂源漏区15。
32、0构成MOS晶体管的源区和漏区。0066 所述重掺杂源漏区150的掺杂离子类型与轻掺杂源漏区140的掺杂离子类型相同，与袋状区135的掺杂离子类型相反。在本实施例中，所述重掺杂源漏区150的掺杂离子类型为P型掺杂离子，且所述重掺杂源漏区150的掺杂浓度和掺杂深度都大于轻掺杂源漏区140。0067 在其他实施例中，为了提高沟道区的载流子迁移率，形成侧墙之后，在所述栅极结构和侧墙两侧的半导体衬底内形成沟槽，并在沟槽内填充满应力材料层，所述应力材料层的材料为锗硅或碳化硅。形成所述应力材料层后，利用离子注入工艺在所述应力材料层内形成重掺杂源漏区，所述重掺杂源漏区和轻掺杂源漏区构成MOS晶体管的源区和漏。
33、区。0068 请参考图10，为现有技术和本发明实施例的MOS晶体管在半导体衬底内的掺杂离子浓度分布的比较图。横坐标为半导体衬底的深度，纵坐标为半导体衬底对应深度的掺杂离子浓度。虚线表征现有技术的MOS晶体管在半导体衬底内的掺杂离子浓度分布，实线表征本发明实施例的MOS晶体管在半导体衬底内的掺杂离子浓度分布。其中，所述虚线和实线的最低点为轻掺杂源漏区与袋状区相接触的位置，所述最低点的两侧即为轻掺杂源漏区与袋状区所形成的PN结两侧的N型掺杂区的和P型掺杂区的掺杂浓度。本发明实施例的MOS晶体管在轻掺杂源漏区与袋状区相接触的位置的掺杂浓度低于现有技术的MOS晶体管在轻掺杂源漏区与袋状区相接触的位置的。
34、掺杂浓度，现有技术形成的MOS晶体管中单位面积的源漏区寄生PN结电容为1.91fF/m2，而本发明实施例的MOS晶体管中单位面积的源漏区寄生PN结电容为1.57fF/m2，电容值降低了17.38%。因此，本发明实施例的轻掺杂源漏区与袋状区所形成的PN结两侧的N型掺杂区和P型掺杂区的掺杂浓度较小，轻掺杂源漏区与袋状区之间的寄生PN结电容较小，从而使得源漏区寄生PN结电容较小。0069 根据上述形成方法，本发明实施例还提供了一种MOS晶体管，请参考图9，具体包括：半导体衬底100，位于半导体衬底100内的阱区110；位于所述半导体衬底100表面的栅极结构120，位于所述栅极结构120侧壁的侧墙12。
35、5；位于所述栅极结构120两侧的半导说 明 书CN 104465789 A7/7页10体衬底100内的袋状区135，所述袋状区135对应的半导体衬底100表面低于栅极结构120底部的半导体衬底100表面；位于所述栅极结构120两侧且位于所述袋状区135内的轻掺杂源漏区140，位于所述栅极结构120和侧墙125两侧的半导体衬底100内的重掺杂源漏区150，所述轻掺杂源漏区140和重掺杂源漏区150构成MOS晶体管的源区和漏区。0070 在本实施例中，所述袋状区135对应的半导体衬底100表面与栅极结构120底部的半导体衬底100表面的高度差的范围为10纳米40纳米。0071 所述袋状区135的掺。
36、杂离子类型与源区、漏区的掺杂离子类型相反，与阱区110的掺杂离子类型相同。0072 在其他实施例中，当不形成所述阱区时，所述袋状区的掺杂离子类型与源区、漏区的掺杂离子类型相反，与半导体衬底的掺杂离子类型相同。0073 由于所述轻掺杂源漏区140的深度小于袋状区135的深度，且所述袋状区135完全包裹住轻掺杂源漏区140，轻掺杂源漏区140在靠近栅极区域的横向耗尽区较窄，可以有效的缓解短沟道效应。同时由于所述袋状区135对应的半导体衬底100表面低于栅极结构120底部的半导体衬底100，部分袋状区被去除，使得袋状区总的掺杂离子数比现有技术形成的MOS晶体管少，在经过退火扩散后，扩散后形成的袋状区的掺杂离子浓度会小于现有技术中经过退火扩散后袋状区的掺杂离子浓度，使得源漏区与半导体衬底之间形成的PN结中轻掺杂一边的杂质浓度降低，从而使得源漏区寄生PN结电容变小。0074 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。说 明 书CN 104465789 A10。