半导体器件及其形成方法.pdf

一种半导体器件及其形成方法，其中，半导体器件的形成方法包括：提供衬底，所述衬底包括：半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；在掺杂区的半导体基底内形成第一掺杂层，所述第一掺杂层的表面与绝缘层相接触；去除掺杂区的半导体层，在半导体层内形成若干开口，所述开口至少暴露出位于第一掺杂层顶部的绝缘层；在所述开口内形成隔离结构；在形成所述隔离结构之后，在器件区的部分半导体层表面形成器件；在器件两侧的半导体层表面形成第一导电插塞；在形成器件之后，在第一掺杂层表面形成第二导电插塞。所形成的半导体器件性能改善。

权利要求书1.  一种半导体器件的形成方法，其特征在于，包括：提供衬底，所述衬底包括：半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；在掺杂区的半导体基底内形成第一掺杂层，所述第一掺杂层的表面与绝缘层相接触；去除掺杂区的半导体层，在半导体层内形成若干开口，所述开口至少暴露出位于第一掺杂层顶部的绝缘层；在所述开口内形成隔离结构；在形成所述隔离结构之后，在器件区的部分半导体层表面形成器件；在器件两侧的半导体层表面形成第一导电插塞；在形成器件之后，在第一掺杂层表面形成第二导电插塞。2.  如权利要求1所述半导体器件的形成方法，其特征在于，在形成隔离结构之后，进行热退火工艺，使所述第一掺杂层内的掺杂离子在平行于衬底表面的方向上进行扩散，使部分第一掺杂层位于半导体层底部。3.  如权利要求2所述半导体器件的形成方法，其特征在于，所述热退火工艺在形成器件之前或形成器件之后进行。4.  如权利要求2所述半导体器件的形成方法，其特征在于，所述热退火工艺为连续退火工艺或分步退火工艺。5.  如权利要求2所述半导体器件的形成方法，其特征在于，在热退火工艺之后，所述第一掺杂层平行于衬底表面方向的尺寸扩大，且所述第一掺杂层的尺寸大于隔离结构平行于衬底表面方向的尺寸。6.  如权利要求1所述半导体器件的形成方法，其特征在于，所述形成第一掺杂层的工艺为离子注入工艺，所述离子注入工艺在掺杂区的半导体层内形成第二掺杂层，所述第二掺杂层在形成开口时被完全去除。7.  如权利要求6所述半导体器件的形成方法，其特征在于，所述第二掺杂层 的尺寸小于隔离结构的尺寸。8.  如权利要求1所述半导体器件的形成方法，其特征在于，所述半导体基底内具有第一掺杂离子，所述半导体基底内的第一掺杂离子具有第一浓度；所述第一掺杂层内具有第二掺杂离子，所述第二掺杂离子具有第二浓度，所述第一掺杂离子和第二掺杂离子的导电类型相同，所述第二浓度大于第一浓度。9.  如权利要求1所述半导体器件的形成方法，其特征在于，所述开口的形成工艺为：在器件区的半导体层表面形成掩膜层；以所述掩膜层为掩膜，刻蚀所述半导体层，直至暴露出绝缘层为止，在所述半导体层内形成开口。10.  如权利要求9所述半导体器件的形成方法，其特征在于，所述隔离结构的形成工艺为：在掩膜层表面和开口内形成填充满所述开口的隔离层；对所述隔离层进行抛光，直至暴露出掩膜层表面为止，在开口内形成隔离结构；在抛光工艺之后，去除所述掩膜层。11.  如权利要求1所述半导体器件的形成方法，其特征在于，所述器件为晶体管，所述晶体管包括：形成于半导体层表面的栅极结构、以及位于所述栅极结构两侧的半导体层内的源区和漏区；所述第一导电插塞形成于所述源区、漏区、或源区和漏区表面。12.  如权利要求11所述半导体器件的形成方法，其特征在于，每一半导体层表面形成至少一个晶体管。13.  如权利要求11所述半导体器件的形成方法，其特征在于，所述栅极结构包括：位于半导体层表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧墙。14.  如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述器件之后，在隔离结构、半导体层和器件表面形成介质层，所述第一导电插塞和第二导电插塞形成于所述介质层内。15.  如权利要求14所述半导体器件的形成方法，其特征在于，所述第一导电插塞和第二导电插塞同时形成；所述第一导电插塞和第二导电插塞的形成工艺为：刻蚀部分所述介质层、隔离结构和绝缘层，直至暴露出器件两侧的 半导体层表面、以及第一掺杂层的表面，在半导体层表面形成第一通孔，在第一掺杂层表面形成第二通孔；在介质层表面、第一通孔和第二通孔内形成导电层，所述导电层填充满所述第一通孔和第二通孔；对所述导电层进行抛光工艺，直至暴露出介质层为止，在第一通孔内形成第一导电插塞，在第二通孔内形成第二导电插塞。16.  如权利要求1所述半导体器件的形成方法，其特征在于，所述第二导电插塞在形成第一导电插塞之前或之后形成。17.  如权利要求1所述半导体器件的形成方法，其特征在于，所述绝缘层和隔离结构的材料为氧化硅，所述第一导电插塞或第二导电插塞的材料为铜、钨或铝。18.  一种采用如权利要求1所述方法形成的半导体器件，其特征在于，包括：衬底，所述衬底包括：半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；位于掺杂区的半导体基底内的第一掺杂层，所述第一掺杂层的表面与绝缘层相接触；位于掺杂区的半导体层内的若干暴露出绝缘层表面的开口，所述开口内具有隔离结构；位于器件区的部分半导体层表面的器件；位于器件两侧的半导体层表面的第一导电插塞；位于第一掺杂层表面的第二导电插塞。19.  如权利要求18所述半导体器件，其特征在于，部分第一掺杂层位于半导体层底部。

说明书半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着无限通信技术的发展，出现了多种通信标准并存的局面，例如GSM、WCDMA、CDMA或TD-SCDMA等。为了使通信终端能够支持不同的通信标准，需要在通信终端中设置多个支持不同通信标准的射频功率放大器，并采用射频开关将需要的射频功率放大器切换到发射通道。同时，射频开关还能够用于在时分复用通信中切换发射和接收通道。
现有的通信终端，例如手机设备中，射频前端的控制器往往采用CMOS工艺制造。随着目前的SOI（Silicon-On-Insulator，绝缘体上硅）CMOS工艺的发展越发成熟，一种SOI射频开关被提出。所述SOI射频开关的形成工艺能够与CMOS工艺兼容；而且，所述SOI射频开关采用SOI衬底形成，所述SOI衬底中的绝缘层具有高电阻率，能够使所形成的SOI射频开关具有良好的射频性能。
请参考图1，图1是现有技术的SOI射频开关的剖面结构示意图，包括：衬底100，所述衬底100包括：半导体基底110、位于半导体基底110表面的绝缘层111、以及位于绝缘层111表面的若干半导体层112；位于相邻半导体层112之间的绝缘层111表面的隔离结构101；位于隔离结构101底部的半导体基底110内的掺杂层102；位于半导体层112表面的栅极结构103，所述栅极结构103两侧的半导体层112内具有源区104和漏区105；位于半导体层112、隔离结构101和栅极结构103表面的介质层106；位于介质层106内、且位于源区104、漏区105和掺杂层102表面的导电插塞107。
然而，采用现有技术所形成的SOI射频开关器件性能不稳定。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，提高所形成的半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括：半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；在掺杂区的半导体基底内形成第一掺杂层，所述第一掺杂层的表面与绝缘层相接触；去除掺杂区的半导体层，在半导体层内形成若干开口，所述开口至少暴露出位于第一掺杂层顶部的绝缘层；在所述开口内形成隔离结构；在形成所述隔离结构之后，在器件区的部分半导体层表面形成器件；在器件两侧的半导体层表面形成第一导电插塞；在形成器件之后，在第一掺杂层表面形成第二导电插塞。
可选的，在形成隔离结构之后，进行热退火工艺，使所述第一掺杂层内的掺杂离子在平行于衬底表面的方向上进行扩散，使部分第一掺杂层位于半导体层底部。
可选的，所述热退火工艺在形成器件之前或形成器件之后进行。
可选的，所述热退火工艺为连续退火工艺或分步退火工艺。
可选的，在热退火工艺之后，所述第一掺杂层平行于衬底表面方向的尺寸扩大，且所述第一掺杂层的尺寸大于隔离结构平行于衬底表面方向的尺寸。
可选的，所述形成第一掺杂层的工艺为离子注入工艺，所述离子注入工艺在掺杂区的半导体层内形成第二掺杂层，所述第二掺杂层在形成开口时被完全去除。
可选的，所述第二掺杂层的尺寸小于隔离结构的尺寸。
可选的，所述半导体基底内具有第一掺杂离子，所述半导体基底内的第一掺杂离子具有第一浓度；所述第一掺杂层内具有第二掺杂离子，所述第二掺杂离子具有第二浓度，所述第一掺杂离子和第二掺杂离子的导电类型相同，所述第二浓度大于第一浓度。
可选的，所述开口的形成工艺为：在器件区的半导体层表面形成掩膜层； 以所述掩膜层为掩膜，刻蚀所述半导体层，直至暴露出绝缘层为止，在所述半导体层内形成开口。
可选的，所述隔离结构的形成工艺为：在掩膜层表面和开口内形成填充满所述开口的隔离层；对所述隔离层进行抛光，直至暴露出掩膜层表面为止，在开口内形成隔离结构；在抛光工艺之后，去除所述掩膜层。
可选的，所述器件为晶体管，所述晶体管包括：形成于半导体层表面的栅极结构、以及位于所述栅极结构两侧的半导体层内的源区和漏区；所述第一导电插塞形成于所述源区、漏区、或源区和漏区表面。
可选的，每一半导体层表面形成至少一个晶体管。
可选的，所述栅极结构包括：位于半导体层表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅介质层和栅电极层两侧的侧墙。
可选的，在形成所述器件之后，在隔离结构、半导体层和器件表面形成介质层，所述第一导电插塞和第二导电插塞形成于所述介质层内。
可选的，所述第一导电插塞和第二导电插塞同时形成；所述第一导电插塞和第二导电插塞的形成工艺为：刻蚀部分所述介质层、隔离结构和绝缘层，直至暴露出器件两侧的半导体层表面、以及第一掺杂层的表面，在半导体层表面形成第一通孔，在第一掺杂层表面形成第二通孔；在介质层表面、第一通孔和第二通孔内形成导电层，所述导电层填充满所述第一通孔和第二通孔；对所述导电层进行抛光工艺，直至暴露出介质层为止，在第一通孔内形成第一导电插塞，在第二通孔内形成第二导电插塞。
可选的，所述第二导电插塞在形成第一导电插塞之前或之后形成。
可选的，所述绝缘层和隔离结构的材料为氧化硅，所述第一导电插塞或第二导电插塞的材料为铜、钨或铝。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体器件，包括：衬底，所述衬底包括：半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；位于掺杂区的半导体基底内的第一掺杂层，所述第一 掺杂层的表面与绝缘层相接触；位于掺杂区的半导体层内的若干暴露出绝缘层表面的开口，所述开口内具有隔离结构；位于器件区的部分半导体层表面的器件；位于器件两侧的半导体层表面的第一导电插塞；位于第一掺杂层表面的第二导电插塞。
可选的，部分第一掺杂层位于半导体层底部。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体器件的形成方法中，在器件区的半导体层表面形成器件之前，在掺杂区的半导体基底内形成第一掺杂层，即所述器件在形成第一掺杂层之后形成，则形成所述第一掺杂层的工艺不会对所形成的器件造成影响。而且，在形成第一掺杂层之后形成半导体层内的隔离结构、以及半导体层表面的器件，能够使所述第一掺杂层在形成隔离结构和器件的过程中，被于高温环境下进行的工艺激活，使得第一掺杂层内的掺杂离子能够在平行于衬底表面的方向上发生扩散，有利于简化工艺步骤、节省工艺时间。
进一步，在形成隔离结构之后，进行热退火工艺，能够使第一掺杂层内掺杂离子的扩散更容易控制、且符合技术需求。而且，在形成隔离结构之后进行热退火，使形成于半导体层内的第二掺杂层在形成隔离结构的过程中未发生扩散，从而保证了半导体层内的第二掺杂层能够完全被去除。
进一步，形成第一掺杂层的工艺为离子注入工艺，半导体基底内形成第一掺杂层的同时，会在掺杂区的半导体层内形成第二掺杂层。由于所述隔离结构形成于掺杂区的半导体层内，且所述隔离结构在形成第一掺杂层之后形成，因此形成于掺杂区半导体层内的第二掺杂层在形成隔离结构的过程中会被去除，使得所述第二掺杂层不会影响到所形成的半导体器件的性能。
在半导体器件中，第一掺杂层位于掺杂区的半导体基底内，隔离结构位于掺杂区的半导体层内，器件为与器件区的半导体层表面。所述半导体器件的性能良好。
附图说明
图1是现有技术的SOI射频开关的剖面结构示意图；
图2至图7是本发明实施例的半导体器件形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，采用现有技术形成的SOI射频开关器件性能不稳定。
经过研究发现，在形成如图1所述的半导体器件过程中，位于半导体基底110内的掺杂层102的形成工艺为：在半导体层112表面形成栅极结构103，在栅极结构103两侧的半导体层112内的源区104和漏区105，并在半导体层112、隔离结构101和栅极结构103表面形成介质层106之后，采用各向异性的干法刻蚀工艺刻蚀相邻栅极结构103之间的介质层106、隔离结构101和绝缘层111，直至暴露出半导体基底110表面为止，在介质层106、隔离结构101和绝缘层111内形成通孔；对所述通孔底部的半导体基底110进行离子注入工艺，在所述通孔底部形成掺杂层102；在所述通孔内形成导电插塞107。
其中，在形成掺杂层102之后，形成导电插塞107之前或之后，需要通过热退火工艺激活所述掺杂层102，使所述掺杂层102内的掺杂离子经过热退火了之后在平行于衬底100表面的方向上发生扩散。然而，如上述掺杂层102的形成方法所述，所述掺杂层102在形成栅极结构103、源区104和漏区105之后形成，激活掺杂层102的热退火工艺在形成栅极结构103、源区104和漏区105之后进行，所述热退火工艺容易对已形成的栅极结构103、源区104和漏区105的形貌和性能造成损害；尤其是所述热退火工艺用于激活所述掺杂层102，则所述热退火工艺的温度高且时间长，对所述栅极结构103、源区104、漏区105、或者其他已形成于衬底100表面的半导体器件的造成的损伤更严重。因此，采用现有技术形成的SOI射频开关器件的性能不稳定。
为了解决上述问题，本发明提出一种半导体器件的形成方法，包括：提供包括半导体基底、位于半导体基底表面的绝缘层、以及位于绝缘层表面的半导体层的衬底，所述衬底具有若干器件区、以及位于相邻器件区之间的掺杂区；在掺杂区的半导体基底内形成第一掺杂层，所述第一掺杂层的表面与绝缘层相接触；去除掺杂区的半导体层，在半导体层内形成若干开口，所述开口至少暴露出位于第一掺杂层顶部的绝缘层；在所述开口内形成隔离结构；在形成所述隔离结构之后，在器件区的部分半导体层表面形成器件；在器件 两侧的半导体层表面形成第一导电插塞；在形成器件之后，在第一掺杂层表面形成第二导电插塞。
其中，在器件区的半导体层表面形成器件之前，在掺杂区的半导体基底内形成第一掺杂层，即所述器件在形成第一掺杂层之后形成，则形成所述第一掺杂层的工艺不会对所形成的器件造成影响。而且，在形成第一掺杂层之后形成半导体层内的隔离结构、以及半导体层表面的器件，能够使所述第一掺杂层在形成隔离结构和器件的过程中，在高温环境下所进行的工艺激活，使得第一掺杂层内的掺杂离子能够在平行于衬底表面的方向上发生扩散，有利于简化工艺步骤、节省工艺时间。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明实施例的半导体器件形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200包括：半导体基底210、位于半导体基底210表面的绝缘层211、以及位于绝缘层211表面的半导体层212，所述衬底200具有若干器件区I、以及位于相邻器件区I之间的掺杂区II。
所述衬底200为绝缘体上半导体（SOI，Semiconductor On Insulator）衬底；其中，所述衬底200中的半导体基底210用于支撑形成于衬底200内部或表面的半导体器件，所述半导体基底210的材料为硅；所述半导体层212的材料为硅或锗，当半导体层212的材料为硅时，所述衬底200为绝缘体上硅衬底，当半导体层212的材料为锗时，所述衬底200为绝缘体上锗衬底，所述半导体层212的材料为硅或锗时，载流子在半导体层212内的迁移效率不同，能够满足不同的技术需求。其中，所述器件区I的半导体层212表面后续形成器件，所述掺杂区II的半导体基底210内后续形成第一掺杂层。
本实施例中，所述半导体基底210内具有第一掺杂离子，所述半导体基底210内的第一掺杂离子具有第一浓度，后续形成于半导体基底内的第一掺杂层内的第二掺杂离子与所述第一掺杂了的导电类型相同，而第二掺杂离子的第二浓度大于第一浓度。后续在所述第一掺杂层的表面形成第二导电插塞，所述第二导电插塞用于对半导体基底210施加偏压，而所述第一掺杂层能够 降低第二导电插塞与半导体基底210之间的接触电阻。
此外，本实施例中，所述衬底200表面还形成有衬垫氧化层230，即所述半导体层212表面具有衬垫氧化层230。所述衬垫氧化层230的材料为氧化硅或氧化锗，所述衬垫氧化层230的形成工艺为化学气相沉积工艺、热氧化工艺、或湿法氧化工艺；所述衬垫氧化层230用于在后续的离子注入工艺中，保护所述半导体层212表面免受损伤，保证后续形成于半导体层212表面的器件具有良好的性能；且所述衬垫氧化层230能够在后续形成隔离结构的过程中被去除；需要说明的是，所述衬垫氧化层230较薄，能够在变化半导体层212表面的同时，不会阻碍后续的离子注入工艺。
请参考图3，在掺杂区II的半导体基底210内形成第一掺杂层201，所述第一掺杂层201的表面与绝缘层211相接触。
形成所述第一掺杂层201的工艺包括：在器件区I和部分掺杂区II的衬垫氧化层230表面形成第一掩膜层（未图示）；以所述第一掩膜层为掩膜，采用离子注入工艺在半导体基底210内形成第一掺杂层201；在离子注入工艺之后，去除第一掩膜层。其中，所述离子注入工艺能够在掺杂区II的半导体基底210内掺杂第二掺杂离子，使所形成的第一掺杂层201内具有第二掺杂离子，且所述第二掺杂离子具有第二浓度。其中，所述第二掺杂离子的导电类型相同与第一掺杂离子，即所述半导体基底210内具有P型离子，则所述第一掺杂层201内掺杂P型离子，当半导体基底210内具有N型离子，则所述第一掺杂层201内掺杂N型离子。而且，所述第二浓度大于第一浓度；所述第一掺杂层201表面后续形成第二导电插塞，所述第二导电插塞用于对半导体基底210施加偏压，以驱动所形成的半导体器件工作，而所述第一掺杂层201的导电类型与半导体基底210相同，而第二浓度大于第一浓度时，所述第一掺杂层201与后续形成的第二导电插塞之间的接触电阻较小，使所形成的半导体器件性能稳定。
通过离子注入工艺所形成的第一掺杂层201的表面与绝缘层211相接触，后续形成的第二导电插塞穿过所述绝缘层211即能够形成于第一掺杂层201表面。而且，由于所述半导体基底210表面具有绝缘层211、半导体层212和衬垫氧化层230，而所述离子注入注入工艺所掺杂的第二掺杂离子需要穿过所 述衬垫氧化层230、半导体层212和绝缘层211，才能够进入半导体基底210内以形成第一掺杂层201，因此，所述离子注入工艺还会在掺杂区II的半导体层212内形成第二掺杂层202；由于所述第二掺杂层202形成于掺杂区II的半导体层212内，而掺杂区II的半导体层212后续需要被去除并形成隔离结构，因此所述第二掺杂层202能够在后续形成开口时被去除，不会对所形成的半导体器件造成影响。
由于所述离子注入工艺所形成的第二掺杂离子需要穿过衬垫氧化层230、半导体层212和绝缘层211并进入半导体基底210内，因此所述离子注入工艺的能量较大，以保证第二掺杂离子能够进入半导体基底210内。在所述离子注入工艺中，由于所述半导体层212表面具有衬垫氧化层230的保护，因此即使所述离子注入工艺的能量较大，所述半导体层212表面也不会受到损伤。本实施例中，所述离子注入工艺的参数包括：所注入的离子为硼离子或磷离子，能量为100keV～1000keV，掺杂浓度为1e15离子/平方厘米～1e16离子/平方厘米。
请参考图4，去除掺杂区II的半导体层212，在半导体层212内形成若干开口（未示出），所述开口至少暴露出位于第一掺杂层201顶部的绝缘层211；在所述开口内形成隔离结构203。
所述开口用于形成隔离结构203，所述隔离结构203用于电隔离相邻器件区I的半导体层212，使后形成于相邻半导体层212的器件之间电隔离。所述开口的形成工艺为：在器件区I的衬底氧化层230表面形成第二掩膜层（未图示）；以所述第二掩膜层为掩膜，刻蚀所述半导体层212，直至暴露出绝缘层211为止，在所述半导体层212内形成开口。其中，所述第二掩膜层至少暴露出与第一掺杂层201位置对应的区域，使得形成于开口内的隔离结构203完全覆盖基于所述第一掺杂层201的位置对应的区域，则后续形成的第二导电插塞穿过隔离结构203之后，能够与第一掺杂层201相接触，且所述第二导电插塞与半导体层212之间由隔离结构203相互隔离。
需要说明的是，由于在形成第一掺杂层201的同时，会在所述掺杂区II的半导体层212内形成第二掺杂层202（如图3所示），因此所述第二掺杂层202的位置与第一掺杂层201相对应。使所需形成的隔离结构203平行于衬底 200表面方向的尺寸大于第二掺杂层202，即所形成的第二掩膜层至少暴露出与第一掺杂层201位置对应的区域，所述第二掩膜层能够暴露出第二掺杂层202的对应位置，使得在刻蚀去除掺杂区II的半导体层212时，所述第二掺杂层202被去除。因此在形成开口的同时，所述第二掺杂层202能够被完全去除，则所述第二掺杂层202不会对所形成的半导体器件的性能造成影响。
所述隔离结构203的形成工艺为：采用沉积工艺在第二掩膜层表面和开口内形成填充满所述开口的隔离层，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅；对所述隔离层进行抛光，直至暴露出第二掩膜层表面为止，在开口内形成隔离结构203；在抛光工艺之后，去除所述掩膜层。在一实施例中，所述去除第二掩膜层的工艺为湿法刻蚀工艺；在去除第二掩膜层之后，去除半导体层212表面的衬垫氧化层230（如图3所示），所述去除衬垫氧化层230的工艺也能够为湿法刻蚀工艺。在另一实施例中，在采用抛光工艺去除第二掩膜层表面的隔离层之后，继续所述抛光工艺还直至暴露出衬垫氧化层230表面为止，以去除所述第二掩膜层；在抛光去除所述第二掩膜层之后，采用湿法刻蚀工艺去除衬垫氧化层230。其中，湿法刻蚀工艺的选择性高，对半导体层212表面的损伤较小，有利于保证后续形成于半导体层212表面的器件性能。
请参考图5，在形成隔离结构203之后，进行热退火工艺，使所述第一掺杂层201内的掺杂离子在平行于衬底200表面的方向上进行扩散。
所述热退火工艺用于使第一掺杂层201内的第二掺杂离子在平行于衬底200表面的方向上发生扩散，用以激活所述第一掺杂层201。所述热退火工艺为连续退火工艺或分步退火工艺。在热退火工艺之后，所述第一掺杂层201平行于衬底200表面方向的尺寸扩大，且所述第一掺杂层201的尺寸大于隔离结构203平行于衬底200表面方向的尺寸。本实施例中，所述热退火工艺在形成隔离结构203之后，在半导体层212表面形成器件之前进行，所述热退火的工艺参数包括：时间为30秒～300分钟，较佳的采用300分钟，温度为600摄氏度～1100摄氏度。本实施例中，经过热退火工艺之后，部分第一掺杂层201位于半导体层212底部。
在一实施例中，所述热退火工艺在后续于半导体层212表面形成器件之 后，形成第一导电插塞和第二导电插塞之前进行。具体的，半导体层212表面形成器件之后进行所述热退火工艺，能够同时使第一掺杂层201、以及形成于半导体层212内的源区和漏区发生扩散。在形成器件之后进行热退火工艺，能够节省以此热退火的工艺步骤，有利于节省热预算。
在另一实施例中，在形成隔离结构203之后，在后续于半导体层212表面形成器件之前进行第一次热退火工艺；在后续于半导体层212表面形成器件之后进行第二次热退火工艺。
由于所述热退火工艺在后续形成器件之前进行，或在形成器件的过程中进行热退火工艺，因此，所述热退火工艺不会对已形成的器件造成额外的损伤，使所形成的半导体器件的性能更为稳定。
请参考图6，在形成所述隔离结构203之后，在器件区I的部分半导体层212表面形成器件204；在形成所述器件204之后，在隔离结构203、半导体层212和器件204表面形成介质层205。
本实施例中，所述器件204为晶体管，而每一半导体层212形成一个或多于一个晶体管；本实施例中，每一半导体层212形成一个晶体管。所述晶体管包括：形成于半导体层212表面的栅极结构220、以及位于所述栅极结构220两侧的半导体层212内的源区和漏区221。其中，所述栅极结构220包括：位于半导体层212表面的栅介质层222、位于栅介质层222表面的栅电极层223、以及位于栅介质层222和栅电极层223两侧的侧墙224。所形成的器件204为晶体管，使所形成的半导体器件能够作为SOI射频开关器件。
在一实施例中，所述栅介质层222的材料为氧化硅，所述栅电极层的材料为多晶硅，所述栅极结构220的形成工艺为前栅（Front-Gate）工艺。在另一实施例中，所述栅介质层222的材料为高K（介电常数）介质材料，所述栅电极层的材料为金属（例如铜、铝），所述栅极结构220的形成工艺为后栅（Back-Gate）工艺。
所述介质层205的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述介质层205完全覆盖所述器件204和半导体层212的表面，所述介质层205用于保护并电隔离所形成的器件204和半导体层212，且所述介质层 205内后续用于形成第一导电插塞和第二导电插塞，因此，便于后续工艺的进行，所述介质层205的表面平坦。
在本实施例中，在形成器件204之间对第一次掺杂层201进行热退火，则所形成的器件204不会受到所述热退火工艺的损伤，保证了所形成的器件204性能。
在另一实施例中，在形成所述器件204之后，进行热退火工艺，使第一掺杂层201、源区和漏区221发生扩散。而且，由于所述第一掺杂层201在对源区和漏区221进行热退火的同时进行扩散，因此无需采用额外的热退火工艺激活所述第一掺杂层201，避免了所形成的器件204受到额外的损伤，保证了所形成的器件性能良好；而且，同时对所述第一掺杂层201、源区和漏区221进行热退火，能够减少热退火的工艺步骤，减少热预算、节省工艺时间和成本。
请参考图7，在器件204两侧的半导体层212表面形成第一导电插塞206；在形成器件204之后，在第一掺杂层201表面形成第二导电插塞207。
所述第一导电插塞206用于对器件204施加偏压。所述第一导电插塞206能够形成于所述源区或漏区表面，还能够同时形成于源区和漏区221表面；此外，所述栅电极层223表面也能够形成第一导电插塞。本实施例中，所述源区和漏区221表面均形成有第一导电插塞206。所述第二导电插塞207形成于第一掺杂层201表面，用于对半导体基底210施加偏压。
所述第一导电插塞206或第二导电插塞207的材料为铜、钨或铝。此外，所述第一导电插塞206或第二导电插塞207、与介质层205、隔离结构203或绝缘层211之间还形成有阻挡层（未图示），所述阻挡层用于防止第一导电插塞206或第二导电插塞207的材料向介质层205内扩散，所述阻挡层的材料为钛、氮化钛、钽、氮化钽中的一种或多种组合。
在本实施例中，所述第一导电插塞206和第二导电插塞207同时形成；所述第一导电插塞206和第二导电插塞207的形成工艺为：刻蚀部分所述介质层205、隔离结构203和绝缘层211，直至暴露出器件204两侧的半导体层212表面、以及第一掺杂层201的表面，在半导体层212表面形成第一通孔， 在第一掺杂层201表面形成第二通孔；在介质层205表面、第一通孔和第二通孔内形成导电层，所述导电层填充满所述第一通孔和第二通孔；对所述导电层进行抛光工艺，直至暴露出介质层205为止，在第一通孔内形成第一导电插塞206，在第二通孔内形成第二导电插塞207。
在其他实例中，所述第二导电插塞207在形成第一导电插塞206之前或之后形成，所述第一导电插塞206或第二导电插塞207的形成工艺如上所述，再次不做赘述。
所述半导体器件形成过程实施例中，在器件区的半导体层表面形成器件之前，在掺杂区的半导体基底内形成第一掺杂层，即所述器件在形成第一掺杂层之后形成，则形成所述第一掺杂层的工艺不会对所形成的器件造成影响。而且，在形成第一掺杂层之后形成半导体层内的隔离结构、以及半导体层表面的器件，能够使所述第一掺杂层在形成隔离结构和器件的过程中，被于高温环境下进行的工艺激活，使得第一掺杂层内的掺杂离子能够在平行于衬底表面的方向上发生扩散，有利于简化工艺步骤、节省工艺时间。
相应的，本发明的实施例还提供一种采用上述方法所形成的半导体器件，请继续参考图7，包括：衬底200，所述衬底200包括：半导体基底210、位于半导体基底210表面的绝缘层211、以及位于绝缘层211表面的半导体层212，所述衬底200具有若干器件区I、以及位于相邻器件区I之间的掺杂区II；位于掺杂区II的半导体基底210内的第一掺杂层201，所述第一掺杂层201的表面与绝缘层211相接触，且部分第一掺杂层201位于半导体层212底部；位于掺杂区II的半导体层212内的若干暴露出绝缘层211表面的开口，所述开口内具有隔离结构203；位于器件区I的部分半导体层212表面的器件204；位于器件204两侧的半导体层212表面的第一导电插塞206；位于第一掺杂层201表面的第二导电插塞207。
所述半导体器件的结构实施例中，第一掺杂层位于掺杂区的半导体基底内，隔离结构位于掺杂区的半导体层内，器件为与器件区的半导体层表面。所述半导体器件的性能良好。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。