《一种用于栅极接地NMOS结构ESD保护器件.pdf》由会员分享，可在线阅读，更多相关《一种用于栅极接地NMOS结构ESD保护器件.pdf（6页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 (43)申请公布日 (21)申请号 201410789337.5(22)申请日 2014.12.18H01L 29/06(2006.01)H01L 27/02(2006.01)H01L 27/06(2006.01)(71)申请人 杭州捷茂微电子有限公司地址 310007 浙江省杭州市西湖区西溪路525号B楼324室(72)发明人 刘志伟 盛洪宁(54) 发明名称一种用于栅极接地 NMOS 结构 ESD 保护器件(57) 摘要本发明公开了一种用于栅极接地 NMOS 结构ESD 保护器件，其包括 P 型衬底，P 型衬底设有 P阱，所述P阱内注有第一P+区、第一N+区、第二N+区。
2、、第二P+区、第三N+区、第四N+区、第三P+区 ；第一 N+ 区与第二 N+ 区之间的 P 阱上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅；第三N+ 区与第四 N+ 区的 P 阱上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅 ；P 阱区内还设有N 型浅阱，所述 N 型浅阱为两个或四个 ；P 型衬底上还覆盖有若干氧化隔离层。本结构在普通多指栅极接地 NMOS 的基础上多了数个 N 型浅阱区，可以降低栅极接地 NMOS 的开启电压，提高栅极接地NMOS 的二次击穿电流。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书3页 附图1页(10)。
3、申请公布号 CN 104505399 A(43)申请公布日 2015.04.08CN 104505399 A1/1 页21.一种用于栅极接地 NMOS 结构 ESD 保护器件，其特征在于 ：包括 P 型衬底 (111)，P 型衬底(111)内设有P阱(110)，所述P阱(110)内注有第一P+区(101)、第一N+区(102)、第二 N+ 区 (103)、第二 P+ 区 (104)、第三 N+ 区 (105)、第四 N+ 区 (106)、第三 P+ 区 (107) ；第一N+区(102)与第二N+区(103)之间的P阱(110)上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅 ；第三 N+ 区。
4、 (105) 与第四 N+ 区 (106) 的 P 阱 (110) 上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅 ；P 阱区 (110) 内还设有 N 型浅阱，所述 N 型浅阱为两个或四个 ；P 型衬底 (111) 上还覆盖有若干氧化隔离层 ；所述第一 P+ 区 (101)、第一 N+ 区 (102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四 N+ 区 (106) 与第三 P+ 区 (107) 共同引出一电极也作为器件的阴极端口 ；第三 P+ 区 (104) 上也引出一电极也作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接 ；第二N+ 区 (。
5、103) 和第三 N+ 区 (105) 共同引出一电极作为器件的阳极端口。2.根据权利要求 1 所述的一种用于栅极接地 NMOS 结构 ESD 保护器件，其特征在于 ：所述N型浅阱为两个时，两个N型浅阱分别为第一N型浅阱(108)和第二N型浅阱(109)，所述第一 N 型浅阱 (108) 和第二 N 型浅阱 (109) 分别位于第一 N+ 区 (102) 和第四 N+ 区 (106)下方 ；所述 N 型浅阱为四个时，所述四个 N 型浅阱分别为第一 N 型浅阱 (108)、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113)，所述第一 N 型浅阱 (108)、。
6、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113) 分别位于第一 N+ 区 (102)、第四 N+ 区(106)、第二 N+ 区 (103)、第三 N+ 区 (105) 第下方。权 利 要 求 书CN 104505399 A1/3 页3一种用于栅极接地 NMOS 结构 ESD 保护器件技术领域0001 本发明属于集成电路的静电放电保护领域，涉及一种用于栅极接地NMOS(Grounded-Gate NMOS，GGNMOS) 结构 ESD 保护器件，可用于提高集成电路 ESD 保护的可靠性。背景技术0002 静电放电 (ESD) 是集成电路可靠性的重要分支之一。
7、，集成电路在制造、运输与使用过程正都有可能因ESD而损坏，据统计，每年半导体工业由于ESD造成的经济损失达数十亿美元，研究集成电路的 ESD 保护具有十分重要的意义。随着半导体制造工艺的发展，工艺线宽越来越窄，栅氧化层越来越薄，对集成电路的 ESD 保护提出了更高的要求。0003 集成电路的 ESD 保护电路主要由 ESD 保护单体器件构成，单体器件的 ESD 性能直接关系到 ESD 保护电路的保护能力。栅极接地 NMOS(GGNMOS) 是比较常用的 ESD 保护单体器件，开启电压较低，一般情况下能够对栅氧提供 ESD 保护，但是如果栅氧层继续变薄，栅氧层的击穿电压就会小于 GGNMOS 的。
8、开启电压，那么在 GGNMOS 开启之前栅氧就会被 ESD 电压打坏。GGNMOS 器件的二次击穿电流较低，单位宽度 ESD 保护能力有限，单指 GGNMOS 结构往往无法达到所要的 ESD 保护等级要求，因此 GGNMOS 多以多指的版图方式实现。然而多指结构的 GGNMOS 有个缺陷，就是各个指条无法均匀导通。0004 以上所述 GGNMOS 在 ESD 保护应用正的问题，可以通过降低 GGNMOS 的开启电压，提高 GGNMOS 的二次击穿电流这两个方面来解决。因此改进传统 GGNMOS 的结构来使其达到上述的两个要求是本发明致力解决的问题。发明内容0005 本发明的目的在于设计一种用于。
9、栅极接地NMOS的ESD保护器件降低其开启电压，提高栅极接地 NMOS 的二次击穿电流。此结构基于 BCD 工艺设计，在传统栅极接地 NMOS 基础上添加了 BCD 工艺自带的 N 型浅阱区域，通过调节此区域的尺寸可以调整栅极接地 NMOS的开启电压与二次击穿电流。0006 本发明通过以下技术方案实现 ：0007 一种用于栅极接地 NMOS 结构 ESD 保护器件，其特征在于 ：包括 P 型衬底 (111)，P型衬底 (111) 设有 P 阱 (110)，所述 P 阱 (110) 内注有第一 P+ 区 (101)、第一 N+ 区 (102)、第二 N+ 区 (103)、第二 P+ 区 (104。
10、)、第三 N+ 区 (105)、第四 N+ 区 (106)、第三 P+ 区 (107) ；第一 N+ 区 (102) 与第二 N+ 区 (103) 之间的 P 阱 (110) 上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅 ；第三 N+ 区 (105) 与第四 N+ 区 (106) 的 P 阱 (110) 上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅 ；P 阱区 (110) 内还设有 N 型浅阱，所述 N 型浅阱为两个或四个 ；P 型衬底 (111) 上还覆盖有若干氧化隔离层。0008 所述第一P+区(101)、第一N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二。
11、多晶硅、第四 N+ 区 (106) 与第三 P+ 区 (107) 共同引出一电极也作为器说 明 书CN 104505399 A2/3 页4件的阴极端口 ；第三 P+ 区 (104) 上也引出一电极作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接 ；第二 N+ 区 (103) 和第三 N+ 区 (105) 共同引出一电极作为器件的阳极端口。0009 所述N型浅阱为两个时，两个N型浅阱分别为第一N型浅阱(108)和第二N型浅阱(109)，所述第一 N 型浅阱 (108) 和第二 N 型浅阱 (109) 分别位于第一 N+ 区 (102) 和第四N+ 区 (106) 下方 ；所。
12、述 N 型浅阱为四个时，所述四个 N 型浅阱分别为第一 N 型浅阱 (108)、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113)，所述第一 N 型浅阱 (108)、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113) 分别位于第一 N+ 区 (102)、第四 N+ 区 (106)、第二 N+ 区 (103)、第三 N+ 区 (105) 下方。0010 本发明的有益技术效果为 ：0011 (1) 本发明在普通多指栅极接地 NMOS 的基础上多了一层 N 型浅阱区，降低了栅极接地 NMOS 的开启电压，同等器件宽度下提高了。
13、栅极接地 NMOS 的二次击穿电流 ；0012 (2) 本发明结构基于现有的 BCD 工艺设计，无须增加额外的掩膜版和工艺步骤。附图说明0013 图 1 是本发明实例一器件的内部结构剖面 ；0014 图 2 是本发明实例二器件的内部结构剖面。具体实施方式0015 下面结合附图和具体实施方式对本发明作进一步详细的说明 ：0016 本发明实例设计了一种用于栅极接地NMOS结构ESD保护器件，此器件在经典栅极接地 NMOS 结构的基础上在漏极区域下方添加了 BCD 工艺自带的 N 型浅阱区域，降低了栅极接地 NMOS 的开启电压，提高了栅极接地 NMOS 的二次击穿电流。0017 如图 1 所示是本。
14、发明实例一器件的内部结构剖面，包括 P 型衬底 (111)，P 型衬底(111) 设有 P 阱 (110)，所述 P 阱 (110) 内注有第一 P+ 区 (101)、第一 N+ 区 (102)、第二 N+区 (103)、第二 P+ 区 (104)、第三 N+ 区 (105)、第四 N+ 区 (106)、第三 P+ 区 (107) ；第一 N+区 (102) 与第二 N+ 区 (103) 之间的 P 阱 (110) 上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅 ；第三 N+ 区 (105) 与第四 N+ 区 (106) 的 P 阱 (110) 上方有第二栅氧化层，第二栅氧化层上方有第二多晶。
15、硅 ；P 阱区 (110) 内还设有 N 型浅阱，所述 N 型浅阱为两个，两个N 型浅阱分别为第一 N 型浅阱 (108) 和第一 N 型浅阱 (109)，所述第一 N 型浅阱 (108) 和第二 N 型浅阱 (109) 分别位于第一 N+ 区 (102) 和第四 N+ 区 (106) 下方 ；P 型衬底 (111) 上还覆盖有若干氧化隔离层。0018 所述第一P+区(101)、第一N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四 N+ 区 (106) 与第三 P+ 区 (107) 共同引出一电极也作为器件的阴极端口 ；第三 P+ 区 (104) 上也引出一。
16、电极也作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接 ；第二 N+ 区 (103) 和第三 N+ 区 (105) 共同引出一电极作为器件的阳极端口。0019 如图 2 所示为本实施例二结构示意图，包括 P 型衬底 (111)，P 型衬底 (111) 设有P 阱 (110)，所述 P 阱 (110) 内注有第一 P+ 区 (101)、第一 N+ 区 (102)、第二 N+ 区 (103)、第说 明 书CN 104505399 A3/3 页5二 P+ 区 (104)、第三 N+ 区 (105)、第四 N+ 区 (106)、第三 P+ 区 (107) ；第一 N+ 区 (10。
17、2) 与第二 N+ 区 (103) 之间的第一 P 阱 (110) 上方有第一栅氧化层，第一栅氧化层上方有第一多晶硅 ；第三 N+ 区 (105) 与第四 N+ 区 (106) 的 P 阱 (110) 上方有第二栅氧化层，第二栅氧化层上方有第二多晶硅 ；第一 P 阱区 (110) 内还设有 N 型浅阱，所述 N 型浅阱为四个，四个 N型浅阱分别为第一 N 型浅阱 (108)、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113)，所述第一 N 型浅阱 (108)、第二 N 型浅阱 (109)、第三 N 型浅阱 (112)、第四 N 型浅阱 (113) 分别位于。
18、第一 N+ 区 (102)、四 N+ 区 (106)、第二 N+ 区 (103)、第三 N+ 区 (105) 下方 ；P 型衬底 (111) 上还覆盖有若干氧化隔离层。0020 所述第一P+区(101)、第一N+区(102)与第一多晶硅共同引出一电极作为器件的阴极端口 ；所述第二多晶硅、第四 N+ 区 (106) 与第三 P+ 区 (107) 共同引出一电极也作为器件的阴极端口 ；第三 P+ 区 (104) 上也引出一电极作为器件的阴极端口，上述三个阴极端口连接在一起，所有阴极端口都与地相接 ；第二 N+ 区 (103) 和第三 N+ 区 (105) 共同引出一电极作为器件的阳极端口。0021 本发明实例通过改变 N 型浅阱个数实现栅极接地 NMOS 降低栅极接地 NMOS 的开启电压，提高了栅极接地 NMOS 的二次击穿电流。0022 以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当正。说 明 书CN 104505399 A1/1 页6图1图2说 明 书 附 图CN 104505399 A。