检测结构及其形成方法、检测方法.pdf

一种检测结构及其形成方法、检测方法，其中，所述检测结构包括：衬底，所述衬底内具有阱区，所述阱区与第一衬垫层电连接；位于衬底内的阱区表面的栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构，各栅极结构两侧的阱区内均具有源区和漏区，位于各栅极结构一侧的若干源区与第二衬垫层电连接，位于各栅极结构另一侧的若干漏区与第三衬垫层电连接；位于栅极结构阵列顶部的若干层第四导电层，每一层第四导电层与一个第四衬垫层电连接，每一层第四导电层与至少一个栅极结构电连接，且每一栅极结构与至少一层第四导电层电连接；若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接。所述检测结构的尺寸缩小、准确度提高。

权利要求书1.  一种检测结构，其特征在于，包括：衬底，所述衬底内具有阱区，所述阱区与第一衬垫层电连接；位于衬底内的阱区表面的栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构，各栅极结构两侧的阱区内均具有源区和漏区，位于各栅极结构一侧的若干源区与第二衬垫层电连接，位于各栅极结构另一侧的若干漏区与第三衬垫层电连接；位于栅极结构阵列顶部的若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，每一栅极结构与至少一层第四导电层电连接，且每一栅极结构通过一层第四导电层与一个第四衬垫层电连接；若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接；位于所述栅极结构阵列与第四导电层之间、第四导电层和衬底之间、相邻第四导电层之间以及相邻两层天线结构之间的绝缘层，用于进行电隔离。2.  如权利要求1所述检测结构，其特征在于，每一层第四导电层包括至少一根第一电互连线，每一根第一电互连线的一端与一个栅极结构通过第四导电插塞电连接，每一根第一电互连线的另一端与处于同一层的第四衬垫层电连接；每一层第四导电层还包括第二电互连线，所述第二电互连线将同一层的至少一根第一电互连线与一层天线结构电连接。3.  如权利要求1所述检测结构，其特征在于，所述阱区表面具有至少一根第一导电插塞，所述第一导电插塞表面具有第一导电层，所述第一导电层与第一衬垫层电连接。4.  如权利要求3所述检测结构，其特征在于，所述第一导电层投影于衬底表面的图形包围部分所述栅极结构阵列的边界，且所述第一导电层与阱区之间的若干第一导电插塞均匀分布。5.  如权利要求1所述检测结构，其特征在于，每一栅极结构一侧的源区表面具有若干第二导电插塞，所述若干第二导电插塞表面具有第二导电层；位于各栅极结构一侧的若干第二导电层与第二衬垫层电连接。6.  如权利要求1所述检测结构，其特征在于，每一栅极结构一侧的漏区表面 具有若干第三导电插塞，所述若干第三导电插塞表面具有第三导电层；位于各栅极结构一侧的若干第三导电层与第三衬垫层电连接。7.  如权利要求1所述检测结构，其特征在于，所述栅极结构包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧阱区表面的侧墙。8.  如权利要求1所述检测结构，其特征在于，所述天线结构的材料为金属或多晶硅，所述天线结构的形状包括矩形或梳状结构，第四导电层的材料为金属。9.  如权利要求1所述检测结构，其特征在于，所述栅极结构的数量和第四衬垫层的数量相同，且所述栅极结构的数量和第四衬垫层的数量为1～19。10.  一种如权利要求1所述检测结构的形成方法，其特征在于，包括：提供衬底；在所述衬底内形成阱区；在所述衬底内的阱区表面形成栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构；在各栅极结构两侧的阱区内分别形成源区和漏区；在栅极结构阵列顶部形成若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，每一栅极结构与至少一层第四导电层电连接；在衬底表面、所述栅极结构阵列与第四导电层之间、第四导电层和衬底之间、相邻第四导电层之间形成绝缘层，用于进行电隔离；在绝缘层内形成若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接；在绝缘层内形成第一衬垫层、第二衬垫层、第三衬垫层和第四衬垫层，所述阱区与第一衬垫层电连接，各栅极结构一侧的若干源区与第二衬垫层电连接，各栅极结构另一侧的若干漏区与第三衬垫层电连接，每一栅极结构通过一层第四导电层与一个第四衬垫层电连接。11.  一种采用如权利要求1至9任一项检测结构进行的检测方法，其特征在于，包括：对至少一个第四衬垫层施加第一偏压，使第一衬垫层、第二衬垫层和第三衬垫层接地，获取所述第四衬垫层电连接的栅极结构的栅极电流；对至少一个第四衬垫层施加第二偏压，对第三衬垫层施加第三偏压，使第一衬垫层和第二衬垫层接地，获取所述第四衬垫层电连接的栅极结构的阈值电压。12.  如权利要求11所述检测方法，其特征在于，改变所述第二偏压的大小直至所述第四衬垫层电连接的栅极结构底部的沟道区开启，开启所述栅极结构沟道区的第二偏压即所述栅极结构的阈值电压。

说明书检测结构及其形成方法、检测方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种检测结构及其形成方法、检测方法。
背景技术
在半导体芯片的制造过程中，无论是前端工艺（FEOL，Front End of Line）还是后端工艺（BEOL，Back End of Line）的各种制作工艺（例如离子注入、干法刻蚀、化学气相沉积、以及去光刻胶）中，都会采用等离子体进行处理，进而在衬底或半导体结构表面或内部引入等离子体电荷，而等离子体电荷在衬底或半导体结构表面或内部积聚到一定量时，会发生放电现象而产生等离子体电流，所述等离子体电流会击穿形成于衬底表面或内部的半导体器件（例如MOS晶体管中的栅氧化层），使半导体器件的可靠性下降，即引起等离子体损伤（PID，Plasma Induced Damage），所述等离子体损伤又称为天线效应。因此，判断等离子体损伤具体来源于哪一步工艺，并进而避免等离子体损伤成了解决等离子体损伤问题的关键。
为了监控半导体器件的制造过程中的等离子体损伤，通常会在制造半导体器件的过程中制作等离子体损伤检测结构。
请参考图1和图2，图1是现有技术的一种等离子体损伤检测结构的俯视结构示意图，图2是图1沿AA’方向的剖面结构示意图，包括：具有阱区101的衬底100；位于阱区101表面的栅极结构102，所述栅极结构102包括栅介质层102a、以及位于栅介质层102a表面的栅电极层102b，所述栅极结构102两侧的阱区101内具有源区103和漏区104；位于栅极结构102顶部电连接的若干层导电层105，所述若干层导电层105与所述栅电极层102b电连接；单层或多层重叠的天线结构106，所述天线结构至少与顶层的导电层105电连接。图1和图2中示出的天线结构106为单层，所述单层天线结构106与顶层导电层105电连接。此外，当天线结构为多层时，则每层天线结构与一层导电层电连接。
其中，天线结构106用于收集工艺过程中的等离子体电荷，通过测试所述 栅极结构102所构成的晶体管的阈值电压（Vt）和栅极电流（Ig），并将测得的阈值电压或栅极电流与标准值进行比较，即能够获得对应的工艺过程中受到的等离子损伤程度。
然而，现有的等离子体损伤检测结构占用的空间较大，且检测结果不准确。
发明内容
本发明解决的问题是提供一种检测结构及其形成方法、检测方法，能够缩小等离子体损伤检测结构的尺寸，提高等离子体损伤检测结构的准确度。
为解决上述问题，本发明提供一种检测结构，包括：衬底，所述衬底内具有阱区，所述阱区与第一衬垫层电连接；位于衬底内的阱区表面的栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构，各栅极结构两侧的阱区内均具有源区和漏区，位于各栅极结构一侧的若干源区与第二衬垫层电连接，位于各栅极结构另一侧的若干漏区与第三衬垫层电连接；位于栅极结构阵列顶部的若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，每一栅极结构与至少一层第四导电层电连接，且每一栅极结构通过一层第四导电层与一个第四衬垫层电连接；若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接；位于所述栅极结构阵列与第四导电层之间、第四导电层和衬底之间、相邻第四导电层之间以及相邻两层天线结构之间的绝缘层，用于进行电隔离。
可选的，每一层第四导电层包括至少一根第一电互连线，每一根第一电互连线的一端与一个栅极结构通过第四导电插塞电连接，每一根第一电互连线的另一端与处于同一层的第四衬垫层电连接；每一层第四导电层还包括第二电互连线，所述第二电互连线将同一层的至少一根第一电互连线与一层天线结构电连接。
可选的，所述阱区表面具有至少一根第一导电插塞，所述第一导电插塞表面具有第一导电层，所述第一导电层与第一衬垫层电连接。
可选的，所述第一导电层投影于衬底表面的图形包围部分所述栅极结构阵列的边界，且所述第一导电层与阱区之间的若干第一导电插塞均匀分布。
可选的，每一栅极结构一侧的源区表面具有若干第二导电插塞，所述若干第二导电插塞表面具有第二导电层；位于各栅极结构一侧的若干第二导电层与第二衬垫层电连接。
可选的，每一栅极结构一侧的漏区表面具有若干第三导电插塞，所述若干第三导电插塞表面具有第三导电层；位于各栅极结构一侧的若干第三导电层与第三衬垫层电连接。
可选的，所述栅极结构包括：栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧阱区表面的侧墙。
可选的，所述天线结构的材料为金属或多晶硅，所述天线结构的形状包括矩形或梳状结构，第四导电层的材料为金属。
可选的，所述栅极结构的数量和第四衬垫层的数量相同，且所述栅极结构的数量和第四衬垫层的数量为1～19。
相应的，本发明还提供一种上述任一项所述检测结构的形成方法，包括：提供衬底；在所述衬底内具有阱区；在所述衬底内的阱区表面形成栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构；在各栅极结构两侧的阱区内分别形成源区和漏区；在栅极结构阵列顶部形成若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，每一栅极结构与至少一层第四导电层电连接；在所述衬底表面、所述栅极结构阵列与第四导电层之间、第四导电层和衬底之间、相邻第四导电层之间形成绝缘层，用于进行电隔离；在绝缘层内形成若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接；在绝缘层内形成第一衬垫层、第二衬垫层、第三衬垫层和第四衬垫层，所述阱区与第一衬垫层电连接，各栅极结构一侧的若干源区与第二衬垫层电连接，各栅极结构另一侧的若干漏区与第三衬垫层电连接，每一栅极结构通过一层第四导电层与一个第四衬垫层电连接。
相应的，本发明还提供一种采用上述检测结构进行检测的方法，包括：对至少一个第四衬垫层施加第一偏压，使第一衬垫层、第二衬垫层和第三衬垫层接地，获取所述第四衬垫层电连接的栅极结构的栅极电流；对至少一个第四衬垫层施加第二偏压，对第三衬垫层施加第三偏压，使第一衬垫层和第 二衬垫层接地，获取所述第四衬垫层电连接的栅极结构的阈值电压。
可选的，改变所述第二偏压的大小直至所述第四衬垫层电连接的栅极结构底部的沟道区开启，开启所述栅极结构沟道区的第二偏压即所述栅极结构的阈值电压。
与现有技术相比，本发明的技术方案具有以下优点：
在所述检测结构中，所述栅极结构阵列包括若干平行排列的栅极结构，每一栅极结构与至少一层第四导电层电连接，而每一层第四导电层与一层天线结构电连接，即每一栅极结构与至少一层天线结构电连接，各栅极结构即能够与单层天线结构电连接，也能够与多层堆叠的天线结构电连接。因此，各栅极结构所连接的天线结构的位置和数量各不相同，从而使各栅极结构、及其所连接的第四导电层和天线结构能够针对各种容易发生等离子体损伤的工艺进行检测，则所述等离子体损伤检测结构所占用晶圆的空间减少，能够减少制造成本。其次，由于天线结构重叠设置，且栅极结构平行排列，因此各层天线结构之间、以及各栅极结构之间的距离较小，则在同一工艺过程中，所述天线结构和栅极结构所处的工艺环境接近，则所述天线结构和栅极结构受到的等离子体损伤程度的干扰因素减少，使所述等离子体损伤检测结构得到的结果精确。
在所述检测结构的形成方法中，所形成的栅极结构阵列包括若干平行排列的栅极结构，各栅极结构、及其所连接的第四导电层和天线结构能够针对各种容易发生等离子体损伤的工艺进行检测，所形成的等离子体损伤检测结构所占用晶圆的空间减少，制造成本降低。其次，由于所形成的天线结构重叠设置，且所形成的栅极结构平行排列，因此各层天线结构之间、以及各栅极结构之间的距离较小，则在同一工艺过程中，所述天线结构和栅极结构所处的工艺环境接近，则所形成的天线结构和栅极结构受到的等离子体损伤程度的干扰因素减少，所形成的等离子体损伤检测结构得到的结果精确。
在所述检测方法中，对至少一个第四衬垫层施加第一偏压，即能够对所述第四衬垫层电连接的栅极结构施加第一偏压；同时使第一衬垫层、第二衬垫层和第三衬垫层接地，即是使阱区、源区和漏区接地；从而能够测得被施 加第一偏压的栅极结构的栅极电流，继而能够判定与该栅极结构电连接的天线结构收集的等离子体电荷所造成的等离子体损伤程度。或者，对至少一个第四衬垫层施加第二偏压，即能够对所述第四衬垫层电连接的栅极结构施加第二偏压；同时，对第三衬垫层施加第三偏压，既是对漏区施加第三偏压，使第一衬垫层和第二衬垫层接地，既是使源区和阱区接地；从而能够测得被施加第二偏压的栅极结构的阈值电压，继而能够判定与该栅极结构电连接的天线结构收集的等离子体电荷所造成的等离子体损伤程度。
附图说明
图1是现有技术的一种等离子体损伤检测结构的俯视结构示意图；
图2是图1沿AA’方向的剖面结构示意图；
图3是本发明实施例的检测结构的俯视结构示意图；
图4是图3沿BB’方向的剖面结构示意图；
图5是本发明实施例的检测过程的流程示意图。
具体实施方式
如背景技术所述，现有的等离子体损伤检测结构占用的空间较大，且检测结果不准确。
在制作半导体芯片的过程中，需要形成多层的半导体结构和半导体器件，以构成完整的芯片电路，而在形成各层半导体结构或半导体器件的工艺中，均具有发生等离子体损伤的可能，因此，针对每一层容易发生等离子体损伤的半导体结构或半导体器件，需要在晶圆表面形成用于检测该层的等离子体损伤检测结构。然而，由于芯片电路结构复杂，构成芯片电路的半导体结构或半导体器件的层数众多，因此，形成于同一晶圆表面的等离子体损伤检测结构（如图1和图2所示）的数量较多，众多的等离子体损伤检测结构占用的空间较大，减少了晶圆表面用于形成有效期间的空间，提高了工艺成本。
其次，即使晶圆表面具有足够的空间，所述等离子体损伤检测结构通常位于晶圆的切割道（scribe line）内，以减少占用晶圆表面用于形成有效半导体器件和半导体结构的空间。然而，将等离子体损伤检测结构设置于切割道 内时，会使等离子体损伤检测结构分散于晶圆表面的不同位置，而位于晶圆表面不同位置的等离子体损伤检测结构即使处于同一工艺中，所受到的等离子体损伤的程度不相同。因此，会造成等离子体损伤检测结构的检测结果不精确。
为了解决上述问题，本发明提供一种检测结构，包括：具有阱区的衬底；位于衬底内的阱区表面的栅极结构阵列，所述栅极结构阵列包括若干平行排列的栅极结构，各栅极结构两侧的衬底阱区内均具有源区和漏区；位于栅极结构阵列顶部的若干层重叠设置的第四导电层，每一层第四导电层与至少一个栅极结构电连接，且每一栅极结构与至少一层第四导电层电连接；若干层重叠设置的天线结构，每一层第四导电层与一层天线结构电连接。其中，所述栅极结构阵列包括若干平行排列的栅极结构，每一栅极结构与至少一层第四导电层电连接，而每一层第四导电层与一层天线结构电连接；即每一栅极结构与至少一层天线结构电连接，各栅极结构即能够与单层天线结构电连接，也能够与多层堆叠的天线结构电连接。因此，各栅极结构所连接的天线结构的位置和数量各不相同，从而使各栅极结构、及其所连接的第四导电层和天线结构能够针对各种容易发生等离子体损伤的不同工艺进行检测，则所述等离子体损伤检测结构所占用晶圆的空间减少，从而减少制造成本。其次，由于天线结构重叠设置，且栅极结构平行排列，因此各层天线结构之间、各层第四导电层之间、以及各栅极结构之间的距离较小，则在同一工艺过程中，所述天线结构、第四导电层和栅极结构所处的工艺环境接近，则干扰所述天线结构、第四导电层和栅极结构受到的等离子体损伤程度的因素减少，使所述等离子体损伤检测结构得到的结果精确。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图3和图4，图3是本发明实施例的检测结构的俯视结构示意图，图4是图3沿BB’方向的剖面结构示意图，包括：衬底200，所述衬底200内具有阱区201，所述阱区201与第一衬垫层211电连接；位于衬底200内的阱区201表面的栅极结构阵列（未标示），所述栅极结构阵列包括若干平行排列的栅极结构202，各栅极结构202两侧的阱区201内均具有源区（未标示） 和漏区（未标示），位于各栅极结构202一侧的若干源区与第二衬垫层212电连接，位于各栅极结构202另一侧的若干漏区203与第三衬垫层电213连接；位于栅极结构阵列顶部的若干层重叠设置的第四导电层204，每一层第四导电层204与至少一个栅极结构202电连接，每一栅极结构202与至少一层第四导电层204电连接，且每一栅极结构202通过一层第四导电层204与一个第四衬垫层214电连接；若干层重叠设置的天线结构206，每一层第四导电层204与一层天线结构206电连接；位于所述栅极结构阵列与第四导电层204之间、第四导电层204和衬底200之间、相邻第四导电层204之间以及相邻两层天线结构206之间的绝缘层250（如图4所示），用于进行电隔离。其中，为了便于描述，图3所示的俯视结构示意图未示出所述绝缘层250。
以下将对上述测试结构的各部分展开说明。
所述衬底200即用于形成芯片或半导体器件的晶圆，所述衬底200包括若干呈阵列排列的单元区（die），而相邻单元去之间具有切割道区（scribe line），本实施例中的检测结构能够形成于切割道区内，从而节省衬底200能够用于形成有效半导体器件的区域。所述衬底200包括硅衬底、锗衬底、碳化硅衬底、锗硅衬底、绝缘体上硅衬底、绝缘体上锗衬底。
所述阱区201表面用于设置栅极结构阵列，所述阱区201内掺杂有P型离子或N型离子，而且，所述阱区201内的掺杂离子类型与栅极结构202两侧的源区或漏区的掺杂离子类型相反。具体的，当阱区201内掺杂P型离子时，源区和漏区内掺杂N型离子；当阱区201内掺杂N型离子时，源区和漏区内掺杂P型离子。
本实施例中，所述栅极结构202投影于衬底200表面的图形为条形，且有若干栅极结构202平行排列而成的栅极结构阵列投影于衬底200表面的图形为矩形。所述栅极结构阵列中的栅极结构202的数量为1～19个，为了便于说明，图3和图4仅示出了栅极结构阵列中的4个栅极结构202。
在本实施例中，由于栅极结构阵列中的栅极结构202之间距离接近，使所述栅极结构阵列的尺寸小，为了更有效地利用衬底200的空间，相邻栅极结构202之间共用源区或漏区。每一栅极结构202与其两侧的源区和漏区之 间构成晶体管。
请继续参考图4，所述栅极结构202包括：栅介质层220、以及位于栅介质层220表面的栅电极层221。此外，所述栅极结构202还包括位于所述栅电极层221和栅介质层220两侧的阱区201表面的侧墙（未示出）。
由于每一栅极结构202顶部表面均能够通过至少一层第四导电层204与至少一层天线结构206电连接，因此，每一栅极结构202与所连接的天线结构206均能够构成独立的等离子体损伤检测结构，即若干栅极结构202能够构成若干独立的等离子体损伤检测结构。其中，每一独立的等离子体损伤检测结构均能够用于检测某一特定的工艺步骤所造成的等离子体损伤程度，因此，若干独立的等离子体损伤检测结构能够检测若干不同的工艺步骤所造成的等离子体损伤程度。其次，由于栅极结构202平行排布、第四导电层204重叠排布、且天线结构206重叠排布，使若干独立的等离子体检测结构占用的空间较小，不会浪费衬底200用于形成有效半导体器件的空间。此外，若干独立的等离子体检测结构之间距离相近，在同一工艺步骤中，使得若干独立的等离子体检测结构所处的工艺环境相近，从而能够减少若干独立的等离子体检测结构之间影响的检测准确性的干扰因素，使得由若干独立的等离子体检测结构的检测结果更为准确。
由于所述检测结构工作时，需要分别对阱区201、源区、漏区和栅极结构施加偏压，因此，所述阱区201表面具有至少一根第一导电插塞231，所述第一导电插塞231表面具有第一导电层207，所述第一导电层207与第一衬垫层211电连接，通过所述第一衬垫层211能够对阱区201施加偏压。
在本实施例中，所述第一导电层207投影于衬底200表面的图形包围部分所述栅极结构阵列的边界，且所述第一导电层207与阱区201之间的若干第一导电插塞231均匀分布。具体的，如图3所示，本实施例的栅极结构阵列投影于衬底200表面的图形为矩形，则所述第一导电层207位于所述矩形的三个边界的外侧，使所述第一导电层207能够包围所述栅极结构阵列；而所述第一导电层207和阱区201之间具有若干第一导电插塞231，所述若干第一导电插塞231能够减小第一导电层207到阱区201之间的电阻；而且，所述第一导电层207和第一导电插塞231包围栅极结构阵列的三个边界，能够 使阱区201的电场更为均匀。而所述栅极结构阵列剩余的一侧用于为第四导电层204电连接栅极结构202预留空间。
位于各栅极结构202一侧的源区表面具有若干第二导电插塞232，所述若干第二导电插塞232表面具有第二导电层208；位于各栅极结构202一侧的若干第二导电层208与第二衬垫层212电连接。而且，若干第二导电插塞232在第二导电层208与源区之间均匀分布，使得第二导电层208与源区之间的电阻减小，而且能够使源区的电场分布更均匀。需要说明的是，位于若干栅极结构202一侧的源区通过若干第二导电插塞232和若干第二导电层208与同一个第二衬垫层212电连接。
位于各栅极结构202一侧的漏区表面具有若干第三导电插塞233，所述若干第三导电插塞233表面具有第三导电层209；位于各栅极结构202一侧的若干第三导电层209与第三衬垫层213电连接。而且，若干第三导电插塞233在第三导电层209与漏区之间均匀分布，使得第三导电层209与漏区之间的电阻减小，而且能够使漏区的电场分布更均匀。需要说明的是，位于若干栅极结构202一侧的漏区通过若干第三导电插塞233和若干第三导电层209与同一个第三衬垫层213电连接。
所述第四导电层204为若干层，且所述第四导电层204的层数根据若干独立的等离子体损伤检测结构所需的天线结构层数而定，而所述天线结构根据需要检测等离子体损伤的工艺步骤而定。其中，每一层第四导电层204包括至少一根第一电互连线，每一根第一电互连线的一端与一个栅极结构202通过第四导电插塞234电连接，每一根第一电互连线的另一端与处于同一层的第四衬垫层214电连接。
本实施例中，栅极结构阵列中具有四个平行排列的栅极结构，则每一栅极结构通过第四导电插塞234与一根第一电互连线电连接；其次，每一层第四导电层204还包括第二电互连线242，所述第二电互连线242将同一层的至少一根第一电互连线241与一层天线结构206电连接。需要说明的是，所述第四导电插塞234与栅极结构中的栅电极层电连接。
所述第四导电层204的材料为金属，即第一电互连线和第二电互连线的 材料为金属，所述金属包括铜、钨或铝。
如图3所示，四个栅极结构202分别与第一电互连线241a、第一电互连线241b、第一电互连线241c和第一电互连线241d电连接，而所述第一电互连线241a、第一电互连线241b、第一电互连线241c和第一电互连线241d均与不同层的天线结构206电连接。其次，所述第一电互连线241a、第一电互连线241b、第一电互连线241c和第一电互连线241d的另一端分别与四个不同的第四衬垫层214电连接，因此，所述栅极结构202的数量和第四衬垫层214的数量相同，且所述第四衬垫层214的数量为1～19个。
如图4所示，所述第一电互连线241a、第一电互连线241b、第一电互连线241c和第一电互连线241d位于不同层，且第一电互连线241a高于第一电互连线241b，第一电互连线241b高于第一电互连线241c，第一电互连线241c高于第一电互连线241d；而天线结构206呈四层重叠结构，则所述第一电互连线241a、第一电互连线241b、第一电互连线241c和第一电互连线241d分别通过第二电互连线242与所在同一层的天线结构电连接。
所述天线结构206材料为金属或多晶硅，所述天线结构206的形状包括矩形或梳状结构；所述每一层天线结构206能够吸收某一工艺过程中的等离子体电荷，从而能够使每一栅极结构202以及该栅极结构202所连接的天线结构206构成独立的等离子体损伤检测结构，所述独立的等离子体损伤检测结构能够用于检测对应工艺过程中等离子体损伤程度。
需要说明的是，所述栅极结构阵列与第四导电层204之间、所述第四导电层204和衬底200之间、相邻第四导电层204之间以及相邻两层天线结构206之间还具有绝缘层250，所述绝缘层250用于进行电隔离，所述绝缘层250的材料包括氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
本实施例中，所述栅极结构阵列包括若干平行排列的栅极结构，每一栅极结构与至少一层第四导电层电连接，而每一层第四导电层与一层天线结构电连接，即每一栅极结构与至少一层天线结构电连接，各栅极结构即能够与单层天线结构电连接，也能够与多层堆叠的天线结构电连接。因此，各栅极结构所连接的天线结构的位置和数量各不相同，从而使各栅极结构、及其所 连接的第四导电层和天线结构能够针对各种容易发生等离子体损伤的工艺进行检测，则所述等离子体损伤检测结构所占用晶圆的空间减少，能够减少制造成本。其次，由于天线结构重叠设置，且栅极结构平行排列，因此各层天线结构之间、以及各栅极结构之间的距离较小，则在同一工艺过程中，所述天线结构和栅极结构所处的工艺环境接近，则干扰所述天线结构和栅极结构受到的等离子体损伤程度的因素减少，使所述等离子体损伤检测结构得到的结果精确。
相应的，本发明还提供一种上述检测结构的形成方法，请继续参考图3和图4，包括：提供衬底200；在所述衬底内形成阱区201；在所述衬底200内的阱区201表面形成栅极结构阵列（未标示），所述栅极结构阵列包括若干平行排列的栅极结构202；在各栅极结构202两侧的阱区201内分别形成源区（未标示）和漏区（未标示）；在栅极结构阵列顶部形成若干层重叠设置的第四导电层204，每一层第四导电层204与至少一个栅极结构202电连接，每一栅极结构202与至少一层第四导电层204电连接；在所述衬底200表面、所述栅极结构阵列与第四导电层204之间、第四导电层204和衬底200之间、相邻第四导电层204之间形成绝缘层250（如图4所示），用于进行电隔离；在绝缘层250内形成若干层重叠设置的天线结构206，每一层第四导电层204与一层天线结构206电连接；在绝缘层250内形成第一衬垫层211、第二衬垫层212、第三衬垫层213和第四衬垫层214，所述阱区204与第一衬垫层211电连接，各栅极结构202一侧的若干源区与第二衬垫层212电连接，各栅极结构202另一侧的若干漏区与第三衬垫层214电连接，每一栅极结构200通过一层第四导电层204与一个第四衬垫层214电连接。
本实施例的检测结构的形成方法中，所形成的栅极结构阵列包括若干平行排列的栅极结构，各栅极结构、及其所连接的第四导电层和天线结构能够针对各种容易发生等离子体损伤的工艺进行检测，所形成的等离子体损伤检测结构所占用晶圆的空间减少，制造成本降低。其次，由于所形成的天线结构重叠设置，且所形成的栅极结构平行排列，因此各层天线结构之间、以及各栅极结构之间的距离较小，则在同一工艺过程中，所述天线结构和栅极结构所处的工艺环境接近，则所形成的天线结构和栅极结构受到的等离子体损 伤程度的干扰因素减少，所形成的等离子体损伤检测结构得到的结果精确。
相应的，本发明还提供一种采用上述检测结构进行检测的方法，请参考图5，图5是本发明实施例的检测过程的流程示意图，包括：
步骤S101，对至少一个第四衬垫层214施加第一偏压，使第一衬垫层211、第二衬垫层212和第三衬垫层213接地，获取所述第四衬垫层214电连接的栅极结构202的栅极电流。
其中，对第四衬垫层214施加第一偏压即对第四衬垫层214所对应的栅极结构202施加第一偏压，使第一衬垫层211接地即是使阱区201接地，使第二衬垫层212接地即是使源区接地，使第三衬垫层213接地既是使漏区接地。则通过调节第一偏压，能够使所述第四衬垫层214对应的栅极结构202的栅电极层被施加第一偏压，通过测试施加第一偏压之后，所述栅电极层所产生的电流，即能够得到所述第四衬垫层214对应的栅电极层的栅极电流（Ig）。随着第一偏压的变化，所述栅极电流也相应发生变化，通过对所述栅极电流的变化趋势进行判断，能够得到与所述栅极结构202连接的天线结构206所收集的等离子体电荷对半导体器件的损伤程度，即能够得到形成该天线结构206的工艺过程造成的等离子体损伤程度。
步骤S102，对至少一个第四衬垫层214施加第二偏压，对第三衬垫层213施加第三偏压，使第一衬垫层211和第二衬垫层212接地，获取所述第四衬垫层214电连接的栅极结构202的阈值电压。
其中，对第四衬垫层214施加第二偏压即对第四衬垫层214所对应的栅极结构202施加第二偏压，对第三衬垫层213施加第三偏压既是对漏区施加第三偏压，使第一衬垫层211接地即是使阱区接地，使第二衬垫层212接地即是使源区接地。改变所述第二偏压的大小直至所述第四衬垫层214电连接的栅极结构202底部的沟道区开启，即所述第三衬垫层213和第二衬垫层212之间产生漏极饱和电流，源区和漏区之间的沟道区反型导通，而开启所述栅极结构202沟道区的第二偏压即所述栅极结构202的阈值电压。通过对开启所述栅极结构202沟道区的阈值电压进行判断，能够得到与所述栅极结构202连接的天线结构206收集到的等离子体电荷对半导体器件的损伤程度，即能 够得到形成该天线结构206的工艺过程所能造成的等离子体损伤程度。
本实施例中，对至少一个第四衬垫层施加第一偏压，即能够对所述第四衬垫层电连接的栅极结构施加第一偏压；同时使第一衬垫层、第二衬垫层和第三衬垫层接地，即是使阱区、源区和漏区接地；从而能够测得被施加第一偏压的栅极结构的栅极电流，继而能够判定与该栅极结构电连接的天线结构收集的等离子体电荷所造成的等离子体损伤程度。或者，对至少一个第四衬垫层施加第二偏压，即能够对所述第四衬垫层电连接的栅极结构施加第二偏压；同时，对第三衬垫层施加第三偏压，既是对漏区施加第三偏压，使第一衬垫层和第二衬垫层接地，既是使源区和阱区接地；从而能够测得被施加第二偏压的栅极结构的阈值电压，继而能够判定与该栅极结构电连接的天线结构收集的等离子体电荷所造成的等离子体损伤程度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。