使用 QR 分解和心脉式阵列的多输入多输出最小均方误差 接收器 【技术领域】
本发明大体涉及从多个输出天线到多个输入天线 （MIMO） 的通信。背景技术 可在发射天线与接收天线之间以电磁方式发射数据。 发射器将数据编码成选自符 号群集 （constellation） 的符号的序列。发射天线发射符号且接收天线检测所述符号。
来自噪声和反射的干扰可破坏接收天线接收的符号。对于最大似然检测器， 接收 器可针对群集中的所有符号将所接收信号与预期所接收信号进行比较。 与实际所接收信号 最接近地匹配的预期所接收信号提供检测到的符号。
通信媒体的特性的测量有助于适当符号检测。在一个实例中， 发射器周期性地将 符号的已知模式发射到接收器， 且接收器使用所述已知模式来确定通信媒体的特性 （例如， 多个信号传播路径） 。
通过从多个发射天线并行发射多个符号来增加电磁通信的数据传送速率。 通过以 多个接收天线接收符号而改进对多个所发射符号的检测。 针对利用多个发射天线的最大似 然检测， 并行发射的符号的可能组合的数目是群集的度数以发射天线的数目为指数的幂。 所有可能组合的评估对于较高阶调制和较大数目的天线并不可行。
本发明可解决以上问题中的一者或一者以上。
发明内容 在一个实施例中， 提供一种最小均方误差均衡处理器。所述处理器包含第一心脉 式阵列， 其经配置以在第一和第二模式中操作且从多个信道矩阵接收时分多路复用矩阵的 输入集合。 在第一模式中操作的第一心脉式阵列对矩阵的输入集合执行三角形化以产生时 分多路复用输出矩阵的第一集合， 且在第二模式中操作时对所述第一集合执行回代以产生 并输出时分多路复用输出矩阵的第二集合。
所述处理器进一步包含第二心脉式阵列， 其经配置以在第一和第二模式中操作且 从第一心脉式阵列和矩阵的输入集合接收第二矩阵集合。 （注意， 第二心脉式阵列的第一和 第二模式不同于第一心脉式阵列的第一和第二模式。 ） 在第一模式中操作的第二心脉式阵 列对所述第二矩阵集合与矩阵的输入集合执行左乘法以产生时分多路复用输出矩阵的第 三集合。 在第二模式中操作的第二心脉式阵列对所述第三矩阵集合执行交叉对角线对换以 产生时分多路复用输出矩阵的第四集合， 且对所述第二矩阵集合与所述第四矩阵集合执行 右乘法以产生时分多路复用输出矩阵的第五集合。 第一心脉式阵列的输出的集合耦合到第 二心脉式阵列的对应输入的第一集合。 第一心脉式阵列经配置以在所述三角形化完成之后 从所述第一模式切换到所述第二模式， 且第二心脉式阵列经配置以在所述左乘法完成之后 从所述第一模式切换到所述第二模式。
在一些实施例中， 第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应
输入的第二集合， 其中将所述输出集合的交叉对角线对换提供给对应输入的第二集合。当 第二心脉式阵列正在第一模式中操作时， 左乘法的执行可包含使用输出矩阵的第二集合执 行左乘法。当第二心脉式阵列正在第二模式中操作时， 右乘法的执行可包含使用输出矩阵 的第二集合的交叉对角线对换执行左乘法。
在一些实施例中， 第二心脉式阵列可包含输入选择电路， 其具有耦合到第二心脉 式阵列的第二输入集合的输出集合、 耦合到矩阵的输入集合的第一输入集合， 以及耦合到 第二心脉式阵列的输出集合的第二输入集合。当第二心脉式阵列正在第一模式中操作时， 输入选择电路可接收在选择电路的第一输入集合上接收的矩阵的输入集合并将其输出到 心脉式阵列的第二输入集合。当第二心脉式阵列正在第二模式中操作时， 输入选择电路可 接收来自选择电路的第二输入集合的第三矩阵集合的交叉对角线对换并将其输出到心脉 式阵列的第二输入集合。
在一些实施例中， 第一心脉式阵列可包含多个处理单元 （包含边界单元和内部单 元） ， 且经布置为 N 行处理单元， 界定为行 1 到 N， 每一行 M 以边界处理单元开始且以等于数 目 N 减 M 的数目的内部处理单元继续。所述阵列可经布置为 N 列处理单元， 界定为列 1 到 N， 每一列 L 含有 L 减 1 个内部处理单元， 之后是一个边界处理单元。第一心脉式阵列可配 置以接收并处理多个信道矩阵的元素的时分多路复用输入。 边界单元和内部单元可配置以 在第一和第二模式中操作。 当在第一模式中操作时， 第一心脉式阵列的边界单元可针对对应于所述多个信道 矩阵中的一信道矩阵的每一输入元素确定第一和第二旋转因子并将其输出到边界单元所 占据的行中的下一处理单元。当在第一模式中操作时， 边界单元可进一步确定对应于每一 信道矩阵的输入元素的平方量值的累加值的乘法逆元素 （multiplicative inverse） 。 当在 第二模式中操作时， 边界单元可 ： 输出等于值 1 的第一旋转因子 ； 且输出等于乘法逆元素乘 以输入元素的第二旋转因子。
第一心脉式阵列的内部单元可经配置以接收并输出第一和第二旋转因子， 且针对 对应于所述多个信道矩阵中的一信道矩阵的每一输入元素确定并存储等于输入元素乘以 第二旋转因子且加上第一旋转因子乘以对应于信道矩阵的前一输入元素的所存储第一值 的第一值。 内部处理单元可进一步经配置以针对对应于所述多个信道矩阵中的一信道矩阵 的每一输入元素将所述第一值乘以第二旋转因子以产生第二值， 且将所述输入元素乘以第 一旋转因子以产生第三值。 当在第一模式中操作时， 内部单元可输出第三值加上第二值。 当 在第二模式中操作时， 内部单元可输出从第三值减去第二值。
在一些实施例中， 第一心脉式阵列的边界单元可包含 ： 平方量值电路 ； 累加器电 路； 平方根电路 ； 第一寄存器 ； 第二寄存器 ； 第一乘法器 ； 第一选择电路 ； 第二选择电路 ； 第 三寄存器 ； 以及第二乘法器。累加器电路可具有耦合到平方量值电路的输出的第一输入。 平方根电路可具有耦合到累加器电路的输出的输入， 且可经配置以在第一输出处产生来自 所述输入的值的平方根并在第二输出处产生来自所述输入的所述值的平方根倒数。 第一寄 存器可具有耦合到平方根电路的第一输出的输入。 第二寄存器可具有耦合到平方根电路的 第二输出的输入。 第一乘法器可具有耦合到第一寄存器的输出的第一输入和耦合到平方根 电路的第二输出的第二输入。 第一选择电路可具有耦合到第一乘法器的输出的第一输入和 经耦合以接收等于 1 的恒定值的第二输入， 其中第一选择电路经配置以当在第一模式中操
作时输出第一输入的值， 且当在第二模式中操作时输出第二输入的值。第二选择电路可具 有耦合到平方根电路的第二输出的第一输入和耦合到第二寄存器的输出的第二输入， 其中 第二选择电路经配置以当在第一模式中操作时输出第一输入的值， 且当在第二模式中操作 时输出第二输入的值。第三寄存器可具有耦合到平方量值电路的输入的输入。第二乘法器 可具有耦合到第二选择电路的输出的第一输入和耦合到第三寄存器的输出的第二输入。
在一些实施例中， 第三寄存器可经配置以存储等于完成经过平方量值电路、 累加 器电路、 平方根电路和第二选择电路的数据路径所需的循环数目的数目的值， 且第一和第 二寄存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目的数目的值。
在一些实施例中， 累加器电路可包含加法器和第四寄存器。加法器可具有耦合到 累加器电路的输入的第一输入。第四寄存器可具有耦合到加法器的输出的输入， 和耦合到 加法器的第二输入的输出。 在这些实施例中， 平方量值电路可包含多个数据路径， 且第四寄 存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经过平方量值电 路和加法器的最长数据路径所需的循环数目的数目的值。
在一些实施例中， 平方根电路可包含平方根倒数电路、 第四寄存器、 第五寄存器和 乘法器。平方根倒数电路可具有耦合到平方根电路的输入的输入。第四寄存器可具有耦合 到平方根电路的输入的输入。 第五寄存器可具有耦合到平方根倒数电路的输出的输入和耦 合到平方根电路的第二输出的输出。 乘法器可具有耦合到第四寄存器的输出的第一输入和 耦合到平方根倒数电路的输出的第二输入。平方根倒数电路可包含多个数据路径。乘法器 可包含多个数据路径。 第四寄存器可经配置以存储等于完成经过平方根倒数电路的最长数 据路径所需的循环数目的数目的值。 第五寄存器可经配置以存储等于完成经过乘法器的最 长数据路径所需的循环数目的数目的值。 在一些实施例中， 第一心脉式阵列的内部单元可包含 ： 第一乘法器、 第二乘法器、 第一加法器、 第一寄存器、 第三乘法器、 第四乘法器和可选加法器 - 减法器电路。第一乘法 器可具有用于接收第二旋转因子的第一输入和用于接收输入元素的第二输入。 第二乘法器 可具有用于接收第一旋转因子的第一输入。 第一加法器可具有耦合到第一乘法器的输出的 第一输入和耦合到第二乘法器的输出的第二输入。 第一寄存器可具有耦合到第一加法器的 输出的输入和耦合到第二乘法器的第二输入的输出。 第三乘法器可具有耦合到第一乘法器 的第二输入的第一输入和耦合到第二乘法器的第一输入的第二输入。 第四乘法器可具有耦 合到第一寄存器的输出的第一输入和耦合到第一乘法器的第一输入的输入的第二输入。 可 选加法器 - 减法器电路可具有耦合到第三乘法器的输出的第一输入和耦合到第四乘法器 的输出的第二输入。
在一些实施例中， 第一加法器可包含多个数据路径， 第一乘法器可包含多个数据 路径 ； 且第一寄存器可经配置以存储等于所述多个信道矩阵中的信道矩阵数目减去完成经 过第一乘法器和第一加法器的最长数据路径所需的时钟循环数目的数目的值。
在一些实施例中， 在第一模式中操作的第一心脉式阵列响应于从第二模式进入第 一模式而清除累加值。
在又一实施例中， 第二心脉式阵列可包含多个处理单元 （包含边界单元和内部单 元） ， 且可经布置为 N 行处理单元， 界定为行 1 到 N， 每一行 M 以边界处理单元开始且以等于 数目 N 减 M 的数目的内部处理单元继续。所述阵列还可经布置为 N 列处理单元， 界定为列
1 到 N， 每一列 L 含有 L 减 1 个内部处理单元， 之后是一个边界处理单元。
在一些实施例中， 第二心脉式阵列的每一边界单元可包含用于接收第一输入矩阵 的元素的第一输入选择器电路， 以及具有连接到第一输入选择器电路的输出的第一输入和 用于接收第二矩阵的元素的第二输入的乘法器。 第二心脉式阵列的每一内部单元可包含用 于接收第一输入矩阵的元素的第二输入选择器电路、 具有连接到第二输入选择器电路的输 出的第一输入和用于接收第二矩阵的元素的第二输入的乘法器， 以及加法器。加法器可具 有连接到乘法器的输出的一个输入和用于接收由每一内部单元占据的心脉式阵列的相同 行的前一列中的处理单元的输出的一个输入。 第二输入选择器电路可经配置以当在第一模 式中操作时输出第一输入矩阵的元素， 且当在第二模式中操作时输出第一矩阵的交叉对角 线对换的元素。
根据又一实施例， 一种执行最小均方误差均衡的方法可包含 ： 在第一心脉式阵列 处接收来自多个信道矩阵的时分多路复用矩阵的输入集合 ； 以及在在第一模式中操作的第 一心脉式阵列中对矩阵的输入集合执行三角形化以产生时分多路复用输出矩阵的第一集 合。第一心脉式阵列在三角形化完成之后从第一模式切换到第二模式。所述方法进一步可 包含 ： 在在第二模式中操作的第一心脉式阵列中对第一集合执行回代以产生并输出时分多 路复用输出矩阵的第二集合 ； 在第二心脉式阵列处接收来自第一心脉式阵列和矩阵的输入 集合的第二矩阵集合 ； 以及在在第一模式中操作的第二心脉式阵列中对所述第二矩阵集合 与矩阵的输入集合执行左乘法以产生时分多路复用输出矩阵的第三集合。 第二心脉式阵列 在左乘法完成之后从第一模式切换到第二模式。所述方法进一步可包含 ： 在在第二模式中 操作的第二心脉式阵列中对所述第三矩阵集合执行交叉对角线对换以产生时分多路复用 输出矩阵的第四集合 ； 以及在在第二模式中操作的第二心脉式阵列中对所述第二矩阵集合 与所述第四矩阵集合执行右乘法以产生时分多路复用输出矩阵的第五集合。
在一些实施例中， 第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应 输入的第一集合。 第一心脉式阵列的输出的集合可耦合到第二心脉式阵列的对应输入的第 二集合， 其中将输出集合的交叉对角线对换提供到对应输入的第二集合。当第二心脉式阵 列正在第一模式中操作时， 左乘法的执行可包含使用输出矩阵的第二集合执行左乘法。当 第二心脉式阵列正在第二模式中操作时， 右乘法的执行可包含使用输出矩阵的第二集合的 交叉对角线对换执行左乘法。
将了解， 以下详细描述内容和所附权利要求书中陈述各种其它实施例。 附图说明
在审阅以下详细描述内容并参看图式后将了解本发明的各个方面和优点， 图式中： 图 1 是描绘 MIMO 通信系统的示范性实施例的框图 ；
图 2 展示经配置以执行 MMSE 计算的两个心脉式阵列的框图 ；
图 3-1 展示用于执行三角形化的心脉式阵列的边界单元 ；
图 3-2 展示用于执行三角形化的心脉式阵列的内部单元 ；
图 4 展示经配置以利用来自多个副载波的时分多路复用输入执行三角形化的实 例心脉式阵列 ；
图 5 说明用于对 MIMO 接收器中的多个副载波的信道符号进行解码的过程的流程图； 图 6 展示经配置以执行副载波分组的 MIMO 接收器的框图 ；
图 7 展示经配置以执行副载波分组的第二实例 MIMO 接收器的框图 ；
图 8 是具有副载波选择电路的心脉式阵列的框图 ；
图 9 是用于实施用于执行三角形化和回代的心脉式阵列的边界单元的实例电路 的框图 ；
图 10 是用于实施用于执行三角形化和回代的心脉式阵列的内部单元的电路的框 图；
图 11 是用于执行左乘法、 右乘法和交叉对角线对换的心脉式阵列的实例实施方 案的框图 ； 以及
图 12 是可经配置以利用副载波分组实施 MIMO 解码器的可编程集成电路的框图。
具体实施方式
在多输入多输出 （MIMO） 系统中， 多个 （M 个） 发射天线将相应符号并行发射到多个 （N 个） 接收天线。接收天线中的每一者接收从发射天线发射的相应符号的加权和。存在用 以解码或分离每一发射天线发射的符号的各种算法。在解码计算中， 可使用心脉式阵列来 增加串流输送量。心脉式阵列是个别信号处理单元的互连矩阵， 其中单元处理输入矩阵的 各个元素且交换经处理输出以执行总体操作。然而， 在使用当前算法的 MIMO 解码的情境 中， 心脉式阵列服从循序串流输入之间的相依性——一个元素的处理依赖于先前经处理元 素的所计算出的值。因此， 直到前一元素的处理完成后才可处理输入元素。
所描述的实施例通过将非相依矩阵的输入元素分组以使得非相依元素在输入矩 阵的相依元素之间被处理来改进心脉式阵列实施的 MIMO 解码器中的输送量。以此方式， 输 入元素可经输入并由处理单元在前一元素的处理完成之前处理。 所描述的实施例进一步通 过使用两个心脉式阵列实施 MIMO 解码器来改进心脉式阵列实施的 MIMO 解码器中的输送 量， 所述两个心脉式阵列中的一个用于三角形化和回代， 且第二个用于执行右乘法和左乘 法以及交叉对角线对换。通过使用两个阵列实施解码功能， 只要分组输入的前一集合的回 代完成便可在分组输入的集合上开始三角形化。
图 1 是描绘 MIMO 通信系统的示范性实施例的框图。MIMO 发射器具有多个天线 104， 其每一者并行发射不同符号集合。天线 106 接收分别针对接收器前端 110 的信号。接 收器前端 110 的输出分别提供到信道估计电路 120。来自信道估计电路的输出 108 提供到 MIMO 解码器 130。MIMO 解码器 130 包含复合 Givens 旋转块 132。MIMO 解码器 130 输出经 解码的数据符号 110。
用于 M 个发射天线与 N 个接收天线之间的通信信道的模型为 ：
y ＝ Hx+n
其中 H 是 N 个接收天线与 M 个发射天线之间的 N×M 信道矩阵， x 是从发射天线发 射的 M 个符号的列向量， n 是 N 个所接收噪声元素的列向量， 且 y 是接收天线处接收的 N 个 信号的列向量。列向量 x 中的 M 个所发射符号中的每一者是来自具有 w 个符号的次序的群 集的符号。可通过找到权矩阵 W 来计算所发射符号的估计值 ， 所述权矩阵 W 可乘以所接收信 号向量 y。可使用 H 的倒数的最小均方误差 (MMSE) 来计算权矩阵 W。MMSE 解由下式给出，
W ＝ (HHH+σ2InT)-1HH
以上 MMSE 解要求产生 HHH 矩阵。在各个解中， 可通过使用扩展的信道矩阵来避免 H H H 相乘， 所述扩展的信道矩阵界定为，
以及 依据扩展的信道矩阵将估计值 界定为，
两个解均需要 H 矩阵的矩阵倒数。这通过 QR 分解而实现， 如下， H ＝ QR
在扩展的信道矩阵的情况下， 扩展的矩阵的 QR 分解可表达为 ：
通过使下部块相等而获得以下解，利用此解， 估计值 可表达为 ：
其中，可通过使上部块矩阵相等而将 Q1 计算为，可使用一个或一个以上心脉式阵列来实施经由 MMSE QR 分解计算权矩阵。心脉式 阵列是个别信号处理单元的互连矩阵， 其中心脉式阵列的总体操作取决于个别信号处理单 元的功能和此类信号处理单元的互连方案。 时钟信号可施加到心脉式阵列以控制经过每一
单元的数据流。或者， 可通过输入数据对象的到达而触发个别单元的操作。
一些心脉式阵列的互连方案可包含仅心脉式阵列内的最近相邻信号处理单元之 间的互连。然而， 互连方案不限于仅具有最近相邻互连。
在矩阵处理操作中， 根据元素关系和待执行的功能而在单元之间传递矩阵元素。 举例来说， 通过从阵列顶部一次输入矩阵的一行来执行矩阵乘法， 其沿着所述阵列向下进 行。从阵列的左手侧以一次一列的方式输入另一矩阵， 且所述另一矩阵从左向右传递。当 每一单元已处理一整行和一整列时， 将乘法的结果存储在阵列中且现可以一次一行或一列 的方式输出， 从而在整个阵列上或沿着阵列向下流动。
MMSE 计算的心脉式阵列实施方案是有利的， 因为其容易随着所使用的天线信道的 数目增加而缩放。为了在心脉式阵列中计算 MMSE， 将扩展的信道矩阵 H 分解为三角矩阵 R。 在心脉式阵列内使用回代使三角矩阵 R 反转以产生 R-1。接着通过原始信道矩阵 H 与 R-1 的 左乘法来产生 Q1 矩阵。通过心脉式阵列的输出与输入之间的某一特殊电路和布线来产生 Q1 的厄密矩阵 Q1′。接着通过将 Q1′与 R-1 相乘来产生权矩阵 W。接着通过将权矩阵 W 与 所接收信号向量 y 相乘来计算估计值 心脉式阵列单元可经配置以在不同模式中操作以执行 MMSE 计算的每一函数。如 此， 一些心脉式阵列配置将在单一心脉式阵列内执行 MMSE 计算的所有函数， 对于待执行的 每一函数利用不同模式。或者， MMSE 计算的各个函数可通过单独心脉式阵列来执行， 其中 一个阵列的输出矩阵作为输入传递到下一阵列。
图 2 展示经配置以执行 MMSE 计算的两个心脉式阵列的框图。在此实例实施方案 中， 计算过程在两个心脉式阵列之间分裂。 第一心脉式阵列 210 经配置以接收信道矩阵 202 且执行三角形化和回代。 心脉式阵列 210 的输出提供到第二心脉式阵列 220， 所述第二心脉 式阵列 220 经配置以执行右乘法和左乘法运算。输出心脉式阵列 230 在信道估计器 230 中 与接收向量 204 相乘以产生所接收信道的估计。心脉式阵列 210 和 220 包含相应的边界单 元 214 和 224 以及内部单元 212 和 222。边界单元的实施方案不同于内部单元。边界单元 经配置以计算传递到内部单元且 / 或通过内部单元更新的初始值。举例来说， 在三角形化 中， 边界单元经配置以计算传递经过内部单元且由内部单元施加的旋转因子。
心脉式阵列是有利的， 因为其快速且容易随着 MIMO 天线数目增加而缩放。然而， 心脉式阵列因为 MMSE 计算的函数的若干者中的循序矩阵元素之间的相依性而经受固有等 待时间。 举例来说， 在执行扩展的信道矩阵的三角形化的过程中， 处理单元中的矩阵元素取 决于矩阵的前一元素的所计算出的值。因此， 直到前一元素的处理完成才可处理矩阵列或 行的每一元素。
图 3-1 和 3-2 展示用于在心脉式阵列中执行三角形化的单元的框图。图 3-1 展示 用于执行三角形化的边界单元。 边界单元 302 计算传递到相邻内部单元的旋转因子 c 和 s。 所述旋转因子初始地 c ＝ 1 且 s=0， 其接着基于所接收的输入以及来自先前 c 和 s 计算的累 加值来计算。c 和 s 计算由下式给出，
当矩阵的每一元素输入到每一单元且由每一单元处理时计算并更新旋转因子。 在 计算旋转因子 c 和 s 的过程中， rnew 的值取决于 rold 的值， 其依据信道矩阵的先前经处理元 素而计算出。
图 3-2 展示用于执行三角形化的内部单元。内部单元 304 由累加器的输入处的两 个乘法器随后是移位寄存器 （未图示） 组成。内部单元 304 将在前一单元中计算出的旋转 c 和 s 施加到输入矩阵的其它列。输入 c 和 s 从边界单元或从前一内部单元接收旋转因子。 这些旋转因子施加到输入元素 x 且向前传递到相邻内部单元。利用 c 和 s 旋转因子以及来 自先前输入的计算的累加值计算输出 x。接着将 c 和 s 旋转因子传递到阵列中的下一内部 单元。输出 x 的计算由下式给出，
Xout ＝ -s·r+c·Xin
r(new) ＝ c*·r+s*·Xin
在计算 Xout 的值的过程中， rnew 的值取决于 rold 的值， 其是依据信道矩阵的先前经 处理元素而计算出。
因为由内部单元和边界单元执行的操作取决于依据先前输入值确定的累加值， 所 以直到其所依赖的元素已经处理后才可输入信道矩阵的元素。 举例来说， 在硬件中， 内部单 元执行的复杂乘法花费至少四个时钟循环。在心脉式阵列的先前实施方案中， 停止到心脉 式阵列的输入直到计算出更新的 c 和 s 值为止， 从而产生算法的瓶颈且延长串流等待时间。
图 1 的实施例通过在处理相依信道矩阵元素之间处理来自不同信道矩阵元素的 非相依输入而改进心脉式阵列的输送量。以此方式， 一元素可在前一元素的处理已完成之 前输入且由处理单元处理。
出于示范性目的描述图 2 的心脉式阵列以及图 3-1 和 3-2 的处理单元实施方案。 应理解， 本发明适用于实施 MMSE 以及具有循序输入元素之间的固有相依性的其它估计算 法 （例如， 迫零或其它线性 MIMO 解码算法） 的其它心脉式阵列。通过将对应于若干副载波的 若干信道矩阵的元素分组而破坏所述相依性。在若干 MIMO 系统中利用副载波。举例来说， 3GPP-LTE 系统使用 20Mhz 的载波频带， 其分裂为 100 个 180kHz 的资源块。每一资源块含有 频域中的间隔为 15kHz 的 12 个副载波。所描述的实施例将从每一副载波接收的符号放置 到单独信道矩阵中且将具有相同行和列索引的副载波矩阵的元素进行分组。 副载波分组使 处理单元的总体串流等待时间最小化。
副载波以时分多路复用方式串行进入 MIMO 解码器系统。因此， 来自副载波的非 相依数据可形成为一群组以缩短串流等待时间且增加系统输送量。举例来说， 在其中在 2x2MIMO 系统中使用两个副载波 A 和 B 的系统中， 串流到心脉式阵列中的输入将为对应于 信道矩阵的第一行的 HA11、 HB11、 HA12、 HB12 以及对应于信道矩阵的第二行的 HA21、 HB21、 HA22、 HB22。 在此实例中， HA12 是行索引 1 和列索引 2 处的副载波 A 的信道矩阵元素， 且 HB12 是行索引 1
和列索引 2 处的副载波 B 的信道矩阵。
当分组或交错的输入串流经过心脉式阵列时， 每一处理单元必须存储相依性变量 直到输入下一相依元素为止。在以上两个副载波实例中， 必须存储依据 HA11 计算出的旋转 因子， 直到作为输入接收到相依元素 HA12 为止。每一副载波的旋转因子的一种存储方法是 使用移位寄存器。使用图 3-1 的边界单元作为实例， 边界单元由量值平方 （|x|2） 模块之后 是累加器和移位寄存器组成。 移位寄存器必须足够深以处理和存储用于副载波的每一者的 变量。在最佳情形中， 副载波数目被选择为大于具有最长延迟的处理单元的处理延迟的长 度。以此方式， 同时利用每一单元的内部处理级。如上文论述， 图 3-2 的内部单元的复杂乘 法花费四个时钟循环， 因此在 3GPP-LTE 中， 12 个副载波的分组是最佳分组。
出于说明的目的， 以下实例展示具有两个副载波的分组的心脉式阵列的操作。应 理解， 可使用任何数目的副载波。
图 4 展示经配置以利用分组的副载波输入执行三角形化的实例心脉式阵列。扩展 的信道矩阵 HAB 450 展示如何作为到心脉式阵列 400 的输入而对副载波进行分组。一些实 施例涉及交错的分组矩阵， 且此类术语在本文中可互换使用。经分组的扩展的信道矩阵 HAB 含有在垂直方向上定向以供输入的四行 451、 452、 453 和 454。经分组的扩展的信道矩阵 HAB 串行输入到心脉式阵列中， 因为一行中的副载波 A 和 B 的元素是由同一心脉式阵列输入接 收且由相同单元处理。因为计算中使用的变量维持在针对每一信道矩阵的单独寄存器中， 所以副载波 A 和 B 的经串行处理元素可由相同处理单元独立地处理而不干扰其它元素的 R 计算。
矩阵 HAB 的第一行 451 通过时钟输入到最左上边界单元 401 中。矩阵 HAB 的第二 行 452 通过时钟输入到内部单元 402 中， 且矩阵 HAB 的第三行 453 通过时钟输入到内部单元 403 中。最后， 对于所描绘的实例实施例， 矩阵 HAB 的第四行 454 通过时钟输入到内部单元 404 中。每一行具有根据列索引分组的副载波 A 和 B 的元素， 其中行 i 和列 j 处的副载波 A 的元素表示为 aij 且行 i 列 j 处的副载波 B 的元素表示为 bij。
归因于时钟延迟， 将零填补用于待直接执行的计算。因此， 用于矩阵 HAB 的输入的 第一输入行 401 是 H1、 0、 0、 0， 作为分别到单元 401 到 404 的输入。此外， 用于矩阵 HAB 的输 入的第二输入行 402 包含分别输入到单元 401 到 404 的值 0、 H2、 0、 0。用于矩阵 HAB 的输入 的第三输入行 403 是 0、 0、 H3、 0， 作为分别到单元 401 到 404 的输入。用于矩阵 HAB 的输入 的第四输入行 404 在所描绘的示范性实施例中不包含任何零填补 ； 然而行 404 之后的输入 行在所描绘的示范性实施例中确实包含零填补。因此， 矩阵 HAB 的行 451 到 454 可与零填补 交错而输入以用于乘法。
当输入 HAB 时， 执行三角形化， 从而为每一单元留有含有对应于信道矩阵 HA 的矩阵 R 和对应于信道矩阵 HB 的 R' 的经训练寄存器值。 在心脉式阵列 400 的右侧可获得输出 460。
如果心脉式阵列经配置以在不同模式中操作且执行 MMSE 计算的更多操作， 那么 类似地执行输入的副载波分组。举例来说， 如果心脉式阵列经配置以除三角形化外还执行 回代， 那么每一单元将在三角形化之后切换到回代模式， 且将使用所存储的 R 和 R' 值来执 -1 行逆运算。在回代之后， 每一单元将经训练以含有 R 和 R'-1 值。交错矩阵 RAB-1 将移位到 心脉式阵列 400 的右侧上的输出 460。 或者， 如果心脉式阵列经配置以在又一模式中操作以 -1 -1 执行左乘法运算， 那么经训练值 R 和 R' 将不移位到输出， 而是将维持在每一单元内以执行左乘法运算。 在一些实施例中， 心脉式阵列中的经训练的所存储值称为残数， 且此类术语 在本文中可互换使用。
图 5 说明用于对 MIMO 接收器中的多个副载波的信道符号进行解码的过程的流程 图。在步骤 502 处接收对应于副载波 A 的信道矩阵 HA 和对应于副载波 B 的信道矩阵 HB。在 步骤 504 处将矩阵 HA 和 HB 交错以产生信道矩阵 HAB。在步骤 506 处将具有等于信号标准偏 差的量值行列式 （determinant） 的标量相乘单位矩阵附加到矩阵 HAB 底部以产生扩展的信 道矩阵 H。
或者， 可在步骤 506 处单独处理矩阵 HA 和 HB 以产生扩展的信道矩阵 HA 和 HB， 其接 着交错以产生扩展的信道矩阵 H。
在步骤 508 处使用心脉式阵列对扩展的信道矩阵 H 执行右上三角形化， 其以三角 -1 形化矩阵 R 来调节心脉式阵列。在步骤 510 处对 R 执行回代以获得反转矩阵 R 。在步骤 512 处执行扩展的信道矩阵 H 与 R-1 的左乘法以提供矩阵 Q1。在步骤 513 处对矩阵 Q1 执行 交叉对角线对换以产生 Q'1。接着在步骤 514 处执行 Q'1 与 R-1 的右乘法以提供加权矩阵 W。
在步骤 516 处将加权矩阵 W 多路分解为对应于副载波 A 的 WA 和对应于副载波 B 的 WB。在步骤 518 处获得所接收的符号矩阵 y， 且在步骤 520 处将其与矩阵 WA 右相乘以获得 对应于副载波 A 的发射符号矩阵 XA 的估计值， 且在步骤 522 处将其与矩阵 WB 右相乘以获得 对应于副载波 B 的发射符号矩阵 XB 的估计值。从 XA 和 XB 输出所估计的数据符号 524。
图 6 是包含信道估计块 602 和 MIMO 解码器 610 的 MIMO 接收器 600 的框图。信道 估计块 602 提供每一副载波的信道系数到 MIMO 解码器 610， 所述信道系数可以信道矩阵 H 的形式组织。MIMO 解码器 610 包含预处理块 606、 矩阵处理块 608 和后处理块 620。存储器 单元 670 耦合到 MIMO 解码器 610 且用于存储解码过程期间产生的中间矩阵。在此实例实 施方案中， 预处理块 606 包含时分多路复用器块 604 和扩展矩阵块 605。 时分多路复用器块 604 将载波信道系数分组为交错信道矩阵 HAB。矩阵 HAB 由扩展矩阵块 606 接收， 所述扩展矩 阵块 606 将具有等于信号标准偏差的量值行列式的标量相乘单位矩阵附加到交错信道矩 阵 HAB 的底部， 从而提供含有两个副载波的扩展的信道矩阵 H。
矩阵处理块对扩展的信道矩阵执行 MMSE 运算以产生加权矩阵 W。矩阵处理块 608 含有两个心脉式阵列块 612 和 616。心脉式阵列块 612 经配置以接收扩展的信道矩阵 H， 执 -1 -1 行三角形化和回代以产生矩阵 R 。心脉式阵列块 616 经配置以接收 R 且执行与原始信道 矩阵 HAB 的右乘法和左乘法以产生加权矩阵 W。后处理块将加权矩阵 W 多路分解为单独的 副载波， 且将每一者乘以符号选择向量 y 以输出用于每一副载波的估计的符号矩阵 X。
图 7 展示包含信道估计块 702 和 MIMO 解码器 710 的第二实例 MIMO 接收器 700 的 框图。类似于图 6 所示的接收器， 信道估计块 702 将每一副载波的信道系数提供到 MIMO 解 码器 710， 所述信道系数可以信道矩阵 H 的形式组织。MIMO 解码器 710 包含预处理块 706、 矩阵处理块 708 和后处理块 720。存储器单元 770 耦合到 MIMO 解码器 710 且用于存储解码 过程期间产生的中间矩阵。
MIMO 解码器 710 不同于图 6 所示的 MIMO 解码器之处在于， 由预处理块以不同方式 构造对解码器的信道矩阵输入。在此实例中， 扩展矩阵块 704 单独计算针对每一副载波的 扩展的信道矩阵以产生 HA 和 HB。时分多路复用器块 705 使用时分多路复用使 HA 与 HB 交错 以将输入矩阵 HAB 提供到矩阵处理块 708。时分多路复用块可计算 HAB 且将矩阵存储在存储器中， 或可在 HA 和 HB 串流到矩阵处理块中时使 HA 与 HB 交错。当 HA 与 HB 在串流的同时交错 时， 时分多路复用块 705 可由多路复用器实施， 所述多路复用器经配置以在接收到矩阵元 素时循环经过副载波输入。应理解， 预处理块的时分多路复用器块可由对应于心脉式阵列 的每一输入的单一电路或多个预处理电路执行。
矩阵处理块 708 以与图 6 的处理块类似的方式对经交错的输入执行 MMSE 运算以 产生加权矩阵 W。矩阵处理块 708 含有两个心脉式阵列块 712 和 716。心脉式阵列块 712 经配置以执行三角形化和回代以产生矩阵 R-1。心脉式阵列块 716 经配置以接收 R-1 并执行 与原始信道矩阵 HAB 的右乘法和左乘法以产生加权矩阵 W。后处理块将加权矩阵 W 多路分 解为单独的副载波且将每一者乘以符号选择向量 y 以输出用于每一副载波的估计的符号 矩阵 x。
图 8 是连接到心脉式阵列的副载波选择电路的框图。此实例说明图 7 的信道选择 电路的操作。时分多路复用器电路 806 从每一副载波 802 和 804 的扩展的信道矩阵接收输 入。 扩展的信道矩阵的适当行作为输入而串流到包含边界单元和内部单元的子集的心脉式 阵列 820 的输入行。在替代配置中， 单独的时分多路复用器电路可用于到心脉式阵列的每 一输入。 应了解， 图 6 和 7 所示的矩阵处理块可以一乘一心脉式矩阵 （即， 单一边界单元用 于多模式心脉式阵列） 实施。此外， 应理解， MIMO 解码器 608 和 708 可完全实施于 PLD 中， 其可包含在此 PLD 中实施存储器 670 和 770 中的任一者或两者以及信道估计块 602 和 702。
图 9 是描绘可用于实施图 3-1 所示的第一心脉式阵列的边界单元的处理单元的示 范性实施例的电路的框图。边界单元 900 经配置以在第一三角形化模式和第二回代模式中 操作。当在第一模式中操作时， 边界单元接收到对平方量值块 902 和延迟 908 的输入 Xin。
平方量值块的输出由累加器块 910 接收。累加器块 910 包含具有经耦合以接收输 入的第一输入的加法器 912， 之后是延迟 914。延迟 914 的输出沿回路返回到加法器 912 的 输入。延迟的大小经选择为时分多路复用副载波的数目 g 减去加法器使用的时钟循环的数 目。加法器的输出由累加器输出。
累加器块 910 的输出由平方根块 920 接收。平方根块 920 计算并输出累加器 910 的输出的平方根和平方根倒数。在图 9 所示的实例实施例中， 平方根块包含用以计算平方 根倒数的电路 922， 之后是经耦合以将平方根倒数乘以所接收输入以产生输入的平方根的 乘法块 928。包含延迟 924 和 926 以使时分多路复用数据在其被处理时对准。延迟 924 的 量经选择为平方根倒数电路 922 使用的时钟循环的数目。延迟 926 的量经选择为乘法块 928 使用的时钟循环的数目。
平方根块 920 的输出由延迟 930 和 932 接收。 这些延迟用于存储平方根块的输出， 以用于处理时分多路复用输入元素的下一集合。通过乘法块 934 将从平方根块 920 中的延 迟 926 输出的当前平方根倒数与存储在延迟 930 中的先前平方根相乘。乘法块 934 产生的 输出通过多路复用器块 942 转发到边界单元的旋转因子 c 输出 952。
平方根块 920 输出的当前平方根倒数由多路复用器 940 选择以用于通过乘法器块 946 与输入 x 956 相乘。用于乘法的输入 x 值来自延迟 908。延迟 908 的大小经选择为与 由以下各项使用的时钟循环的数目相同 ： 平方量值块 902、 累加器 910、 平方根块 920 和多路 复用器 940。在此实例中， 延迟 908 设定为 21 个循环。乘法块 946 的结果在旋转因子 s 输
出 950 上输出。
使用模式输入 946 设定边界单元电路以选择性地在第一或第二模式中操作。当边 界单元在第二模式中操作时， 多路复用器 942 选择用于旋转因子 c 输出 952 的恒定值 1， 且 多路复用器 940 选择存储在延迟 932 中的先前平方根倒数值以用于通过乘法器块 946 进行 乘法。乘法器块 946 的结果在旋转因子 s 输出 950 上输出。
当时分多路复用输入的一个集合已完成时， 必须清除延迟电路中的所存储值以使 得可对时分多路复用输入的下一集合执行三角形化。 当边界单元从第二模式切换到第一模 式时， 将开始信号 954 设定为等于分组到时分多路复用输入的每一集合中的副载波数目的 时钟循环数目的高值。开始信号 954 通过延迟 904 延迟了平方量值块 902 使用的时钟循环 的数目。经延迟信号输入到累加器 910 中。当开始信号值为高时， AND 门 916 将把零输出到 加法器 912 的反馈输入。以此方式， 抵消先前累加的值。开始信号还由延迟 906 接收并延 迟。延迟 906 的输出馈送到多路复用器 942 的清除控制端口。当开始信号设定为高值时， 多路复用器经配置以输出值零作为边界单元输出的 c 值 952。
应理解， 可以固定大小寄存器实施延迟。 或者， 具有依赖于时分多路复用输入中分 组的副载波数目的延迟值的延迟可使用可编程延迟来实施， 所述可编程延迟可由心脉式阵 列配置以调整副载波分组大小。
图 10 是描绘图 3-2 所示的内部单元的示范性实施例的电路图。到内部单元 1000 的旋转因子输入 s 1004 和 c 1006 可来自另一内部单元或边界单元。此外， 此类旋转因子 输入 s 和 c 可从内部单元 1000 提供到另一内部单元。到内部单元 1000 的输入 Xin 可为来 自另一内部单元的 Xout 或提供到心脉式阵列的 Xin 数据。
将 Xin 作为输入提供到乘法器 1010 和 1026。 通过乘法器块 1010 将 Xin 乘以旋转因 子 s。乘法器 1010 的输出由加法器 1020 接收， 加法器 1020 之后是延迟 1022。延迟 1022 的 大小经选择为等于分组在时分多路复用输入的每一集合中的副载波数目减去乘法器 1010 和加法器 1020 所需的时钟循环数目。延迟 1022 的经延迟的输出沿着回路返回且通过乘法 块 1012 乘以旋转因子 c。应注意， 乘法块 1012 将实值相乘且乘法器块 1010 将复值相乘。 在此实例中， 乘法器 1010 取比乘法器 1012 多一个。为了使时分多路复用输入元素对准， 乘 法器 1012 的输出通过延迟 1014 延迟一个时钟循环。1014 的经延迟值由加法器 1020 接收 且与从乘法器 1010 接收的输出相加。
延迟 1022 中的累加值通过乘法器块 1024 乘以旋转因子 s。旋转因子 c 通过乘法 器块 1026 与 Xin 相乘。乘法器 1024 和 1026 的输出由可选加法 / 减法块 1040 接收。当内部 单元正在第一三角化模式中操作时， 加法 / 减法块 1040 从乘法器 1026 的输出减去乘法器 1024 的输出。当内部单元正在第二回代模式中操作时， 加法 / 减法块 1040 将乘法器 1024 的输出与乘法器 1026 的输出相加。加法 / 减法块 1040 的输出接着通过硬限幅器 1052 进 行舍入以产生 Xout1052。
应理解， 边界单元中描述的功能性计算经修改的 Givens 旋转矩阵， 且还可在将旋 转施加到原始向量之后产生残余值。为了将旋转施加到矩阵的其它列， 使用内部单元的功 能性。
对于 MIMO 解码器， 等待时间要求是由 3GPP-LTE 规格界定为 Ts（符号周期 /1200 个副载波） =1msec/(12*1200)。这些规格要求 MIMO 解码器每 69.44ns（14.4MHz） 输出新的MMSE 解。
对于 4x2 信道矩阵， 需要 2x2 心脉式阵列来处置 MMSE 运算。对于三角形化， 单元 预期扩展信道矩阵输入——针对每一副载波的输入的 6 行， 其中 4 行来自原始信道矩阵， 且 另外 2 行是西格玛和 0。对于 12 个副载波， 总共 12x6=72 个输入数据元素以 TDM 方式逐副 载波地且接着逐行地进入。
第一心脉式阵列的总体等待时间由在第二输入集合可开始处理之前处理对应于 12 个副载波的时分多路复用输入的集合所需的时钟循环的数目界定。 第一心脉式阵列的每 一边界单元具有沿着最长数据路径的 24 个时钟循环的等待时间， 如图 9 所示。第一心脉式 阵列的内部单元具有 7 个时钟循环的等待时间。针对用于 12 个副载波的 4x2 信道矩阵的 第一心脉式阵列的等待时间为 24+7+24+72=127 个时钟以完成三角形化运算。应注意， 在此 点处， 平方根倒数值存储在图 9 所示的延迟 932 中， 且在边界单元的 S 输出处准备好。回代 操作可立即开始， 因为所要平方根倒数值是可用的。仅需要将 12 个 1 的输入推送到边界单 元 1 中， 且将 12 个零推送到内部单元 1 中以开始回代操作并计算 R-1 的元素。花费另外 12 个时钟循环来获得来自回代的所有输出。然而， 一旦 R-1 的第一元素可用， 第二心脉式阵列 就可开始处理以执行左乘法和右乘法， 这意味着 12 个副载波的另一集合可进入第一阵列。 这仅需要一个额外时钟循环。总体上， 对于 4x2 系统， 第一心脉式阵列的等待时间为 128 个 时钟循环。对于 2x2 系统， 第一心脉式阵列的等待时间为 104 个时钟循环。
图 11 是用于执行左乘法、 交叉对角线对换和右乘法的实例心脉式阵列的框图。实 例心脉式阵列包括例如 1111、 1122 和 1133 等边界单元以及内部单元 1112、 1113 和 1123。 心脉式阵列经配置以在用于执行左乘法的第一模式和用于右乘法的第二模式中操作。 矩阵 A 与矩阵 B 进行左乘法以产生乘积 AB 有时称为 A 与 B 的自右乘或 B 与 A 的自左乘， 且此类 术语在本文中可互换使用。
当在第一模式中操作时， 通过将矩阵 R-1 的行 L 中的每一元素与矩阵信道矩阵 H 的 列 L 中的相应元素相乘来执行左乘法。边界单元计算两个元素的乘积且将结果输出到心脉 式阵列的同一行中的毗邻内部单元。 内部单元额外接收来自心脉式阵列中的同一行中的前 一处理单元的输出。内部单元计算矩阵 R-1 与 H 的所接收元素的乘积且输出所述乘积与来 自前一处理单元的所接收输出的和。心脉式阵列的每一行中的最后处理单元输出矩阵 Q 的 一行。
当在第二模式中操作时， 处理单元经配置以执行矩阵 R-1 与矩阵 Q 的右乘法。应注 意， 左乘法的乘积 R-1Q 不一定与右乘法的乘积 QR-1 相同。心脉式阵列通过与矩阵的交叉对 角线对换组合而执行左乘法来执行右乘法。具有行 M 和列 L 的 NxN 矩阵 T 的交叉对角线对 换 （表示为 T'） 本质上切换列和行以使得 TM,L=T'(N-L+1),(N-M+1)。交叉对角线对换的乘积由以下 均衡式给出，
(QR-1)’ ＝ R-1’ Q’ -1 -1
QR ＝ (R ’ Q’ )’
心脉式阵列使用此均衡式来通过执行矩阵的交叉对角线对换的左乘法而执行右 乘法。
当在第二模式中操作时， 每一处理单元的多路复用器选择来自 R-1′的输入。每一 列的输入选择电路 1160 和 1162 经配置以选择来自信号线的输入， 所述信号线经布置以当在第二模式中操作时输入 Q'1150、 1152 和 1154。 接着由处理单元以与当在第一模式中操作 时执行的方式类似的方式执行左乘法。
简化的操作需要分别针对每一边界单元和内部单元的三个和四个时钟循环的等 待时间。 不同于用于执行三角形化和回代的第一心脉式阵列， 此阵列不需要任何反馈回路。 因此， 较易在每一副载波上操作此阵列且针对特定副载波完成所有乘法并开始处理下一副 载波的元素。 或者， 每一处理单元可含有延迟元件， 其用于存储每一副载波的乘积以便以时 分多路复用方式处理第一心脉式阵列的输出。
对于右乘法或左乘法， 花费三个循环向心脉式阵列加载对应的乘法器。在此阵列 中， 数据仅向右流动， 因此阵列等待时间为 3+4=7 个循环。交叉对角线对换花费 16 个时钟， 然而这不对第二心脉式阵列的总体等待时间有贡献， 因为这仅是硬件中的存储器映射和 数据地址操纵且可与乘法并行处理。对于 4x2 系统的第二心脉式阵列的总体等待时间为 2*(3+7+4*12)=116 个时钟循环。 对于 2x2 系统， 等待时间为 2*(3+7+2*12)=68 个时钟循环。
图 12 是可经配置以实施心脉式阵列电路的可编程集成电路 （特定来说， 现场可编 程门阵列或 FPGA） 的框图。FPGA 和其它可编程集成电路可包含阵列中的若干不同类型的 可编程逻辑块。举例来说， 图 12 说明包含大量不同可编程瓦片的 FPGA 架构 （1200） ， 所述可 编程瓦片包含多吉比特收发器 （MGT 1201） 、 可配置逻辑块 （CLB 1202） 、 随机存取存储器块 （BRAM 1203） 、 输入 / 输出块 （IOB 1204） 、 配置和计时逻辑 （CONFIG/CLOCKS 1205） 、 数字信 号处理块 （DSP 1206） 、 重新配置端口 （RECONFIG1216） 、 专用输入 / 输出块 （I/O 1207） （例 如， 时钟端口） ， 以及例如数字时钟管理器、 模 / 数转换器、 系统监视逻辑等其它可编程逻辑 1208。一些 FPGA 还包含专用处理器块 （PROC 1210） 。
在一些 FPGA 中， 每一可编程瓦片包含具有去往和来自每一邻近瓦片中的对应互 连元件的标准化连接的可编程互连元件 （INT 1211） 。因此， 可编程互连元件放在一起实施 用于所说明的 FPGA 的可编程互连结构。可编程互连元件 INT 1211 还包含去往和来自同一 瓦片内的可编程逻辑元件的连接， 如图 12 的顶部处包含的实例所展示。
举例来说， CLB 1202 可包含可经编程以实施用户逻辑的可配置逻辑元件 CLE 1212 加上单一可编程互连元件 INT 1211。BRAM 1203 除一个或一个以上可编程互连元件 外还可包含 BRAM 逻辑元件 （BRL 1213） 。 通常， 瓦片中包含的互连元件的数目取决于瓦片的 高度。在所描绘的实施例中， BRAM 瓦片具有与四个 CLB 相同的高度， 但也可使用其它数目 （例如， 五个） 。DSP 瓦片 1206 除适当数目的可编程互连元件外还可包含 DSP 逻辑元件 （DSPL 1214） 。IOB 1204 除可编程互连元件 INT 1211 的一个实例外还可包含 （例如） 输入 / 输出 逻辑元件 （IOL 1215） 的两个实例。如所属领域的技术人员将明白， 例如连接到 I/O 逻辑元 件 1215 的实际 I/O 垫是使用在各个所说明的逻辑块上方分层的金属来制造， 且通常不限于 输入 / 输出逻辑元件 1215 的区域。
在所描绘的实施例中， 裸片 （图 12 中以阴影展示） 中心附近的柱状区域用于配置、 时钟和其它控制逻辑。从此列延伸的水平区域 1209 用于在 FPGA 的宽度上分布时钟和配置 信号。
利用图 12 中说明的架构的一些 FPGA 包含额外逻辑块， 其破坏了组成 FPGA 的大部 分的规则柱状结构。所述额外逻辑块可为可编程块和 / 或专门逻辑。举例来说， 图 12 所示 的处理器块 PROC 1210 跨越 CLB 和 BRAM 的若干列。注意， 图 12 既定仅说明示范性 FPGA 架构。列中逻辑块的数目、 列的相对宽度、 列 的数目和次序、 列中包含的逻辑块的类型、 逻辑块的相对大小以及图 12 的顶部处包含的互 连 / 逻辑实施方案仅是示范性的。举例来说， 在实际 FPGA 中， 无论 CLB 在何处出现均通常 包含 CLB 的一个以上邻近列， 以促进用户逻辑的有效实施。
本发明认为可适用于经配置以用于 MIMO 解码的多种心脉式阵列。所属领域的技 术人员通过考虑本说明书和本文揭示的实施例的实践将了解本发明的其它方面和实施例。 希望本说明书和所说明的实施例仅被视为实例， 本发明的真实范围和精神由所附权利要求 书指示。