参考电压产生电路.pdf

本发明公开了一种参考电压产生电路，包括：4个NMOS管和3个PMOS管；三个PMOS管的栅极连接在一起、源极都接电源电压；第一NMOS管的栅极和漏极、第一PMOS管的漏极和第二NMOS管的栅极连接在一起并由该连接位置处输出参考电压；第二PMOS管的漏极和栅极都和第三NMOS管的漏极相连；第四NMOS管的漏极和栅极、第三NMOS管的栅极和第三PMOS管的漏极连接在一起；第一、二、四NMOS管的源极都接地；三个PMOS管和第一NMOS管都工作在饱和区，第二NMOS管工作在线性区，第三和四NMOS管都工作在亚阈值区。第一和二NMOS管的阈值电压相同，参考电压的大小由第一NMOS管的阈值电压和第二NMOS管的源漏电压以及第二和第一NMOS管的沟道的宽长比的比值确定。本发明电路结构非常简单并具有较高的电压精度。

权利要求书
1.  一种参考电压产生电路，其特征在于，包括：4个NMOS管和3个PMOS 管；
第一PMOS管和第一NMOS管组成第一电流路径，第二PMOS管、第二NMOS 管和第三NMOS管组成第二电流路径，第三PMOS管和第四NMOS管组成第三电流 路径；
所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极连接在一起、 源极都接电源电压，由所述第一PMOS管、所述第二PMOS管和所述第三PMOS的 沟道的宽长比确定互为镜像的所述第一电流路径、所述第二电流路径和所述第三 电流路径的电流比；
所述第一NMOS管的栅极和漏极、所述第一PMOS管的漏极和所述第二NMOS 管的栅极连接在一起并由该连接位置处输出参考电压；
所述第二PMOS管的漏极和栅极都和所述第三NMOS管的漏极相连；所述第四 NMOS管的漏极和栅极、所述第三NMOS管的栅极和所述第三PMOS管的漏极连接 在一起；
所述第一NMOS管、所述第二NMOS管和所述第四NMOS管的源极都接地；
所述4个所述NMOS管和3个所述PMOS管的沟道的宽度和长度尺寸满足：所 述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第一NMOS管都工作 在饱和区，所述第二NMOS管工作在线性区，所述第三NMOS管和所述第四NMOS 管都工作在亚阈值区；
所述第一NMOS管和所述第二NMOS管的阈值电压相同，所述参考电压的大小 由所述第一NMOS管的阈值电压和所述第二NMOS管的源漏电压以及所述第二 NMOS管和所述第一NMOS管的沟道的宽长比的比值确定；所述第二NMOS管的源 漏电压为所述第四NMOS管的栅源电压和所述第三NMOS管的栅源电压的差，由所 述第三NMOS管和所述第四NMOS管都工作在亚阈值区确定所述第二NMOS管的源 漏电压和温度成正比，且所述第二NMOS管的源漏电压的温度系数由所述第三 NMOS管和所述第四NMOS管的沟道的宽长比的比值确定；所述第一NMOS管的阈 值电压在0K时的阈值电压基础上会随着温度增加而减小，通过设置所述第二 NMOS管和所述第一NMOS管的沟道的宽长比的比值和所述第三NMOS管和所述第 四NMOS管的沟道的宽长比的比值使所述第二NMOS管的源漏电压的温度系数为正 值且和所述阈值电压的随温度变化的负温度系数相抵消，使所述参考电压和温度 无关。

2.  如权利要求1所述参考电压产生电路，其特征在于：令所述第一电流路 径的电流为I，所述第二电流路径的电流为a×I，所述第三电流路径的电流为b ×I，则所述第二NMOS管和所述第一NMOS管的沟道的宽长比的比值和所述第三 NMOS管和所述第四NMOS管的沟道的宽长比的比值使所述第二NMOS管的源漏电 压的温度系数为正值且和所述阈值电压的随温度变化的负温度系数相抵消的情 形满足如下公式：
K VTH = mk q × ln ( b × K 3 a × K 4 ) × [ K 2 a × K 1 + ( K 2 a × K 1 ) 2 - K 2 a × K 1 ] ]]>
其中，KVTH为所述阈值电压的随温度变化的负温度系数的绝对值，m为所述 第三NMOS管和所述第四NMOS管的亚阈值导通电流的非理想因子，k为玻尔兹曼 常数，q为电子电荷，a为所述第二电流路径和所述第一电流路径的电流比值，b 为所述第三电流路径和所述第一电流路径的电流比值，K1为所述第一NMOS管的 导电因子且K1和所述第一NMOS管的沟道的宽长比成正比，K2为所述第二NMOS 管的导电因子且K2和所述第二NMOS管的沟道的宽长比成正比，K3为所述第三 NMOS管的导电因子且K3和所述第三NMOS管的沟道的宽长比成正比，K4为所述第 四NMOS管的导电因子且K4和所述第四NMOS管的沟道的宽长比成正比。

3.  如权利要求1或2所述参考电压产生电路，其特征在于：所述第一PMOS 管、所述第二PMOS管和所述第三PMOS的沟道的宽长比相同，所述第一电流路径、 所述第二电流路径和所述第三电流路径的电流相同。

4.  如权利要求1或2所述参考电压产生电路，其特征在于：所述参考电压 产生电路还包括一运算放大器；
所述第四NMOS管的漏极和栅极、所述第三NMOS管的栅极和所述第三PMOS 管的漏极连接在一起且都连接到所述运算放大器的第一输入端；
所述第二PMOS管和所述第三NMOS管的漏极相连且都连接到所述运算放大器 的第二输入端；所述第二PMOS管的栅极连接所述运算放大器的输出端。

说明书参考电压产生电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种参考电压产生电路。
背景技术
高精度的参考电压（voltage reference）是许多芯片系统的重要组成部分， 芯片系统例如为很多模拟电路，射频电路，存储器电路，片上系统（SOC）等。
传统的参考电压基本都是基于“带隙（bandgap）”技术的产生的，现有带隙 参考电压产生电路即带隙基准电压源是利用硅材料的带隙电压与电压和温度都 无关的特性，利用不同的双极型晶体管的△Vbe的正温度系数和双极型晶体管的 Vbe的负温度系数互相抵消，实现低温度漂移、高精度的基准电压，其中Vbe为 双极型晶体管的基极和发射极的电压差。但现有带隙参考电压产生电路需要采用 多个不同的镜像电流路径和多个不同的双极型晶体管形成△Vbe的正温度系数 和Vbe的负温度系数，电路相对较复杂，成本较高。
发明内容
本发明所要解决的技术问题是提供一种参考电压产生电路，电路结构简单， 成本低，且具有较高的电压精度。
为解决上述技术问题，本发明提供的参考电压产生电路包括：4个NMOS管 和3个PMOS管。
第一PMOS管和第一NMOS管组成第一电流路径，第二PMOS管、第二NMOS 管和第三NMOS管组成第二电流路径，第三PMOS管和第四NMOS管组成第三电流 路径。
所述第一PMOS管、所述第二PMOS管和所述第三PMOS管的栅极连接在一起、 源极都接电源电压，由所述第一PMOS管、所述第二PMOS管和所述第三PMOS的 沟道的宽长比确定互为镜像的所述第一电流路径、所述第二电流路径和所述第三 电流路径的电流比。
所述第一NMOS管的栅极和漏极、所述第一PMOS管的漏极和所述第二NMOS 管的栅极连接在一起并由该连接位置处输出参考电压。
所述第二PMOS管的漏极和栅极都和所述第三NMOS管的漏极相连；所述第四 NMOS管的漏极和栅极、所述第三NMOS管的栅极和所述第三PMOS管的漏极连接 在一起。
所述第一NMOS管、所述第二NMOS管和所述第四NMOS管的源极都接地。
所述4个所述NMOS管和3个所述PMOS管的沟道的宽度和长度尺寸满足：所 述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第一NMOS管都工作 在饱和区，所述第二NMOS管工作在线性区，所述第三NMOS管和所述第四NMOS 管都工作在亚阈值区。
所述第一NMOS管和所述第二NMOS管的阈值电压相同，所述参考电压的大小 由所述第一NMOS管的阈值电压和所述第二NMOS管的源漏电压以及所述第二 NMOS管和所述第一NMOS管的沟道的宽长比的比值确定；所述第二NMOS管的源 漏电压为所述第四NMOS管的栅源电压和所述第三NMOS管的栅源电压的差，由所 述第三NMOS管和所述第四NMOS管都工作在亚阈值区确定所述第二NMOS管的源 漏电压和温度成正比，且所述第二NMOS管的源漏电压的温度系数由所述第三 NMOS管和所述第四NMOS管的沟道的宽长比的比值确定；所述第一NMOS管的阈 值电压在0K时的阈值电压基础上会随着温度增加而减小，通过设置所述第二 NMOS管和所述第一NMOS管的沟道的宽长比的比值和所述第三NMOS管和所述第 四NMOS管的沟道的宽长比的比值使所述第二NMOS管的源漏电压的温度系数为正 值且和所述阈值电压的随温度变化的负温度系数相抵消，使所述参考电压和温度 无关。
进一步的改进是，令所述第一电流路径的电流为I，所述第二电流路径的电 流为a×I，所述第三电流路径的电流为b×I，则所述第二NMOS管和所述第一 NMOS管的沟道的宽长比的比值和所述第三NMOS管和所述第四NMOS管的沟道的 宽长比的比值使所述第二NMOS管的源漏电压的温度系数为正值且和所述阈值电 压的随温度变化的负温度系数相抵消的情形满足如下公式：
K VTH = mk q × ln ( b × K 3 a × K 4 ) × [ K 2 a × K 1 + ( K 2 a × K 1 ) 2 - K 2 a × K 1 ] ]]>
其中，KVTH为所述阈值电压的随温度变化的负温度系数的绝对值，m为所述 第三NMOS管和所述第四NMOS管的亚阈值导通电流的非理想因子，k为玻尔兹曼 常数，q为电子电荷，a为所述第二电流路径和所述第一电流路径的电流比值，b 为所述第三电流路径和所述第一电流路径的电流比值，K1为所述第一NMOS管的导电 因子且K1和所述第一NMOS管的沟道的宽长比成正比，K2为所述第二NMOS管的导电因 子且K2和所述第二NMOS管的沟道的宽长比成正比，K3为所述第三NMOS管的导电因子 且K3和所述第三NMOS管的沟道的宽长比成正比，K4为所述第四NMOS管的导电因子且K4和所述第四NMOS管的沟道的宽长比成正比。
进一步的改进是，所述第一PMOS管、所述第二PMOS管和所述第三PMOS的 沟道的宽长比相同，所述第一电流路径、所述第二电流路径和所述第三电流路径 的电流相同。
进一步的改进是，所述参考电压产生电路还包括一运算放大器；所述第四 NMOS管的漏极和栅极、所述第三NMOS管的栅极和所述第三PMOS管的漏极连接 在一起且都连接到所述运算放大器的第一输入端；所述第二PMOS管和所述第三 NMOS管的漏极相连且都连接到所述运算放大器的第二输入端；所述第二PMOS管 的栅极连接所述运算放大器的输出端。
本发明仅需采用3个PMOS管和4个NMOS管共7个MOS晶体管就能实现参考 电压的输出，电路结构非常简单，能大大降低成本。同时本发明通过对各个MOS 晶体管的尺寸的设置，能够实现参考电压的温度系数抵消从而使参考电压和温度 无关，所以本发明具有较高的电压精度。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例一的电路结构图；
图2是本发明实施例二的电路结构图。
具体实施方式
如图1所示，是本发明实施例一的电路结构图；本发明实施例一参考电压产 生电路包括：4个NMOS管和3个PMOS管。
第一PMOS管M7和第一NMOS管M1组成第一电流路径，第二PMOS管M5、第 二NMOS管M2和第三NMOS管M3组成第二电流路径，第三PMOS管M6和第四NMOS 管M4组成第三电流路径。
所述第一PMOS管M7、所述第二PMOS管M5和所述第三PMOS管M6的栅极连 接在一起、源极都接电源电压VDD，由所述第一PMOS管M7、所述第二PMOS管 M5和所述第三PMOS的沟道的宽长比确定互为镜像的所述第一电流路径、所述第 二电流路径和所述第三电流路径的电流比。
所述第一NMOS管M1的栅极和漏极、所述第一PMOS管M7的漏极和所述第二 NMOS管M2的栅极连接在一起并由该连接位置处输出参考电压VREF。
所述第二PMOS管M5的漏极和栅极都和所述第三NMOS管M3的漏极相连；所 述第四NMOS管M4的漏极和栅极、所述第三NMOS管M3的栅极和所述第三PMOS 管M6的漏极连接在一起。
所述第一NMOS管M1、所述第二NMOS管M2和所述第四NMOS管M4的源极都 接地。
所述4个所述NMOS管和3个所述PMOS管的沟道的宽度和长度尺寸满足：所 述第一PMOS管M7、所述第二PMOS管M5、所述第三PMOS管M6和所述第一NMOS 管M1都工作在饱和区，所述第二NMOS管M2工作在线性区，所述第三NMOS管 M3和所述第四NMOS管M4都工作在亚阈值区。
所述第一NMOS管M1和所述第二NMOS管M2的阈值电压相同，所述参考电压 VREF的大小由所述第一NMOS管M1的阈值电压和所述第二NMOS管M2的源漏电 压以及所述第二NMOS管M2和所述第一NMOS管M1的沟道的宽长比的比值确定； 所述第二NMOS管M2的源漏电压为所述第四NMOS管M4的栅源电压和所述第三 NMOS管M3的栅源电压的差，由所述第三NMOS管M3和所述第四NMOS管M4都工 作在亚阈值区确定所述第二NMOS管M2的源漏电压和温度成正比，且所述第二 NMOS管M2的源漏电压的温度系数由所述第三NMOS管M3和所述第四NMOS管M4 的沟道的宽长比的比值确定；所述第一NMOS管M1的阈值电压在0K时的阈值电 压基础上会随着温度增加而减小，通过设置所述第二NMOS管M2和所述第一NMOS 管M1的沟道的宽长比的比值和所述第三NMOS管M3和所述第四NMOS管M4的沟 道的宽长比的比值使所述第二NMOS管M2的源漏电压的温度系数为正值且和所述 阈值电压的随温度变化的负温度系数相抵消，使所述参考电压VREF和温度无关。
令所述第一电流路径的电流为I，所述第二电流路径的电流为a×I，所述第 三电流路径的电流为b×I，则所述第二NMOS管M2和所述第一NMOS管M1的沟 道的宽长比的比值和所述第三NMOS管M3和所述第四NMOS管M4的沟道的宽长比 的比值使所述第二NMOS管M2的源漏电压的温度系数为正值且和所述阈值电压的 随温度变化的负温度系数相抵消的情形满足如下公式：
K VTH = mk q × ln ( b × K 3 a × K 4 ) × [ K 2 a × K 1 + ( K 2 a × K 1 ) 2 - K 2 a × K 1 ] - - - ( 1 ) ; ]]>
其中，KVTH为所述阈值电压的随温度变化的负温度系数的绝对值，m为所述 第三NMOS管M3和所述第四NMOS管M4的亚阈值导通电流的非理想因子，k为玻 尔兹曼常数，q为电子电荷，a为所述第二电流路径和所述第一电流路径的电流 比值，b为所述第三电流路径和所述第一电流路径的电流比值，K1为所述第一NMOS 管M1的导电因子且K1和所述第一NMOS管M1的沟道的宽长比成正比，K2为所述第二 NMOS管M2的导电因子且K2和所述第二NMOS管M2的沟道的宽长比成正比，K3为所述 第三NMOS管M3的导电因子且K3和所述第三NMOS管M3的沟道的宽长比成正比，K4为 所述第四NMOS管M4的导电因子且K4和所述第四NMOS管M4的沟道的宽长比成正比。 本领域技术人员知道，MOS晶体管的导电因子KN的表达式为：
K N = 1 2 × μ × C ox × W L - - - ( 2 ) ; ]]>
其中，μ为载流子迁移率，对于NMOS管，μ为电子迁移率；对于PMOS管，μ为空 穴迁移率；Cox为MOS晶体管的栅氧电容；W为MOS晶体管的沟道的宽度，L为 MOS晶体管的沟道的长度。导电因子K1、K2、K3和K4能够分别采用公式（2）得到，对 于MOS晶体管，μ和Cox都相同，所以各导电因子和对应的沟道的宽长比成正比。
较佳为，所述第一PMOS管M7、所述第二PMOS管M5和所述第三PMOS的沟 道的宽长比相同，所述第一电流路径、所述第二电流路径和所述第三电流路径的 电流相同，即a=b=1,则所述
所述第二NMOS管M2和所述第一NMOS管M1的沟道的宽长比的比值和所述第 三NMOS管M3和所述第四NMOS管M4的沟道的宽长比的比值使所述第二NMOS管 M2的源漏电压的温度系数为正值且和所述阈值电压的随温度变化的负温度系数 相抵消的情形满足如下公式：
K VTH = mk q × ln ( K 3 K 4 ) × [ K 2 K 1 + ( K 2 K 1 ) 2 - K 2 K 1 ] - - - ( 3 ) ; ]]>
下面以所述第一电流路径、所述第二电流路径和所述第三电流路径的电流相 同是的情形说明上述正负温度系数相抵消时的公式（1）和（3）的推导过程并以 此来说明本发明实施例一的电路的工作原理：
由于所述第一NMOS管M1工作在饱和区，故所述第一电流路径的电流I1可 以表示为：
I1=K1×(VREF-VTH)2-------------------(4)；
其中，VREF为参考电压，VTH为阈值电压。
由于所述第二NMOS管M2工作在线性区，故所述第二电流路径的电流I2可 以表示为：
I2=K2×[2×(VREF-VTH)×VDS2-VDS22]-------------------(5)；
由于I1=I2，通过公式（4）和（5）可以推导出参考电压VREF：
VREF = V TH + V DS 2 × [ K 2 K 1 + ( K 2 K 1 ) 2 - K 2 K 1 ] - - - ( 6 ) ; ]]>
考虑到阈值电压VTH会随温度变化，VTH随温度变化的公式为：
VTH(T)=VTH0-KVTH×T----------------------(7)；
其中，T表示绝对温度，VTH(T)表示温度为T时的阈值电压，VTH0表示温度为 0K时的阈值电压。
由于所述第三NMOS管M3和所述第四NMOS管M4工作在亚阈值区，MOS晶体 管的亚阈值区的导通电流的公式为：
I D = I D 0 ex p v GS m × v T - - - ( 8 ) ; ]]>
其中，ID为对应的MOS晶体管的漏电流；ID0为对应的MOS晶体管的特征电 流，采用相同工艺形成的NMOS晶体管的特征电流为一常数且相同；VGS为MOS晶 体管的栅源电压；VT为热电压，且具有正温度系数。
由图1可知，VDS2=VGS4-VGS3----------------------(9)；
而由于第三电流路径的电流I3和第二电流路径的电流I2相等，结合公式（8） 和（9）可以得到：
V DS 2 = m × V T × ln ( K 3 K 4 ) = m × kT q × ln ( K 3 K 4 ) - - - ( 10 ) ; ]]>
将公式（10）和（7）代入到公式（6）可以得到：
VREF = V TH 0 - { K VTH - mk q × ln ( K 3 K 4 ) × [ K 2 K 1 + ( K 2 K 1 ) 2 - K 2 K 1 ] } × T - - - ( 11 ) ; ]]>
由公式（11）可知，当温度T的系数为0时，VREF和温度无关，这时也即 满足公式（3）。
对于公式（1），进行将三条电流路径的电流的比例系数添加到公式中即可， 这里不再做详细推导。
如图2所示，是本发明实施例二的电路结构图；本发明实施例二和本发明实 施例一的区别之处在于，所述参考电压产生电路还包括一运算放大器1；所述第 四NMOS管M4的漏极和栅极、所述第三NMOS管M3的栅极和所述第三PMOS管M6 的漏极连接在一起且都连接到所述运算放大器1的第一输入端；所述第二PMOS 管M5和所述第三NMOS管M3的漏极相连且都连接到所述运算放大器1的第二输 入端；所述第二PMOS管M5的栅极连接所述运算放大器1的输出端。通过设置所 述运算放大器1，能更好的抑制电源电压VDD的变化对参考电压VREF的影响。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明 的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和 改进，这些也应视为本发明的保护范围。