单总线数据通信方法.pdf

本发明涉及一种单总线数据通信方法，主机通过在工作状态的Single-Line信号上产生大于上电复位时间的低电平脉冲作为通信上电复位脉冲；从机在上电复位时间内执行完成上电复位；并产生一个可编程调控宽度的低电平复位完成信号作为应答脉冲；主机检测该信号值并获取从机的基准频率；主机以此调整自身的基准频率与从机通信速率同步。本发明大大提高了主机在通信操作中采样的可靠性及灵活性，从而提高系统可靠性；因为主机与从机的基准频率可预知，可以精确定义数据通信系统频率及范围，从而可以在有限的频带范围内扩展数据通信系统速率，由原先单一的通信速率提升到可编程调控的通信速率，大大提高系统功能；使电路逻辑操作简单易行。

权利要求书
1.  一种单总线数据通信方法，用于实现主从设备之间的通信速率同步；其特征在于：主机通过在工作状态的单总线Single-Line信号上产生大于上电复位时间tPowerON-Reset的低电平脉冲作为通信上电复位脉冲；从机在上电复位时间tPowerON-Reset内执行完成上电复位；并产生一个可编程调控宽度的低电平复位完成信号作为应答脉冲；所述的主机检测该信号值并获取从机的基准频率；主机以此调整自身的基准频率与从机通信速率同步。

2.  如权利要求1所述的单总线数据通信方法，其特征在于：所述的可编程调控宽度的低电平复位完成信号由可编程调控宽度的低电平复位完成信号器产生；所述的可编程调控宽度的低电平复位完成信号器连接有逻辑判断电路；所述的逻辑判断电路的输入端连接低功耗频率发生器；所述的低功耗频率发生器、逻辑判断电路以及可编程调控宽度的低电平复位完成信号器由电源及低压差线性稳压器LDO供电。

3.  如权利要求2所述的单总线数据通信方法，其特征在于：所述的低功耗频率发生器产生较低频时钟信号用作基准频率。

4.  如权利要求2所述的单总线数据通信方法，其特征在于：所述的逻辑判断电路检测并判断Single-Line信号是否为上电复位脉冲。

5.  如权利要求1所述的单总线数据通信方法，其特征在于包括以下步骤：
1)当从机发出响应主机的应答脉冲时，即向主机表明它处于总线上，且工作准备就绪；在主机初始化时，主机通过拉低单总线tReset，以产生Tx通信复位脉冲；主机释放总线，并进入接收模式Rx；
2)当总线被释放后，外部上拉电阻将单总线拉高；通信工作时钟T由配置寄存器的分频系数来设定；
3)在单总线器件检测到上升沿后，保持高电平继续延时，Single-Line器件 通过拉低总线tPDL，以产生应答脉冲；
4)单总线被释放，被外部上拉电阻又拉回到高电平；之后，主机开始ROM命令的传输。

说明书单总线数据通信方法
技术领域
本发明涉及通信技术领域，尤其是一种单总线数据通信方法。
背景技术
与目前多数标准串行数据通信方式，如SPI/I2C/MICROWIRE不同，Single-Line单总线协议采用单根信号线，既传输串行数据位的时钟信号，又传输串行数据，而且数据传输是双向的。大多数器件不需要额外的供电电源，可直接从单总线上获得足够的电源电流(即寄生供电方式)。它具有节省I/O口线资源、结构简单、成本低廉、便于总线扩展和维护等诸多优点。
Single-Line单总线协议适用于单个主机系统，能够在一条Single-Line单总线上控制一个或多个Single-Line器件。当只有一个Single-Line器件位于总线上时，系统可按照单节点系统操作，无须通信地址寻址操作；而当多个Single-Line器件位于总线上时，则系统按照多节点系统操作，要求以Single-Line器件的唯一ROM ID作为通信地址，实现主机和单个Single-Line器件的数据通信。但是，目前单总线的通信方法不具备通信速率同步功能，以致于采用很宽范围的通信系统速率来弥补主机与从机基准频率的不确定及不可知性，因此只能单一的通信速率操作。
发明内容
本发明要解决的技术问题是：提出一种能够实现主从设备之间的通信速率同步的单总线数据通信方法。
本发明所采用的技术方案为：一种单总线数据通信方法，主机通过在工作状态的单总线Single-Line信号上产生大于上电复位时间tPowerON-Reset的低电平脉 冲作为通信上电复位脉冲；从机在上电复位时间tPowerON-Reset内执行完成上电复位；并产生一个可编程调控宽度的低电平复位完成信号作为应答脉冲；所述的主机检测该信号值并获取从机的基准频率；主机以此调整自身的基准频率与从机通信速率同步。
本发明所述的可编程调控宽度的低电平复位完成信号由可编程调控宽度的低电平复位完成信号器产生；所述的可编程调控宽度的低电平复位完成信号器连接有逻辑判断电路；所述的逻辑判断电路检测并判断Single-Line信号是否为上电复位脉冲。当确认上电复位脉冲后，可编程调控宽度的低电平复位完成信号器产生一个低电平复位完成信号，主机通过检测该低电平复位完成信号，来获取从机的基准频率，这样主机就完成了通信速率同步，从而会以此调整自己的基准频率同步从机。
本发明所述的逻辑判断电路的输入端连接低功耗频率发生器；低功耗频率发生器产生较低频时钟信号用作基准频率。上电复位脉冲电路工作于半导体器件的弱逆向(Weak Inversion)工作状态，这是工作电流最低的工作状态。上电复位脉冲电路一直处于工作状态。
本发明所述的低功耗频率发生器、逻辑判断电路以及可编程调控宽度的低电平复位完成信号器由电源及低压差线性稳压器LDO供电。
单总线上的所有通信都是从通信复位开始，包括：主机发出的通信复位脉冲及Single-Line器件的应答脉冲：
1)当从机发出响应主机的应答脉冲时，即向主机表明它处于总线上，且工作准备就绪；在主机初始化时，主机通过拉低单总线tReset，以产生Tx通信复位脉冲；主机释放总线，并进入接收模式Rx；
2)当总线被释放后，外部上拉电阻将单总线拉高；通信工作时钟T由配置 寄存器的分频系数来设定；
3)在单总线器件检测到上升沿后，保持高电平继续延时，Single-Line器件通过拉低总线tPDL，以产生应答脉冲；
4)单总线被释放，被外部上拉电阻又拉回到高电平；之后，主机可以开始ROM命令的传输。
本发明的有益效果是：
1、主机会以此调整自己的基准频率，大大提高主机在通信操作中采样的可靠性及灵活性，从而提高系统可靠性；
2、因为主机与从机的基准频率可预知，可以精确定义数据通信系统频率及范围，从而可以在有限的频带范围内扩展数据通信系统速率，由原先单一的通信速率提升到可编程调控的通信速率，大大提高系统功能；
3、精确定义数据通信系统频率及范围可以带来低功耗的电路设计，因为可预知的基准频率使电路逻辑操作简单易行。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明上电复位时序图；
图2是通信复位脉冲和应答脉冲时序图；
图3是上电复位脉冲电路的电路原理框图；
图4是主机读/写时隙的时序示意图；
图5是ROM功能流程图；
图6是ROM功能流程图续图。
具体实施方式
现在结合附图和优选实施例对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
Single-Line总线系统由一个单总线主机和一个或多个从器件组成。在任何情况下，总线主机通常是一个微控制器。Single-Line协议根据特定时隙中总线的状态工作，这些特定时隙始于总线主机发出的同步脉冲的下降沿。由于Single-Line总线系统只有一条数据线，为使上述操作易于实现，总线上的每个器件需要具有漏极开路或三态输出口，而从器件的Single-Line端口采用的是漏极开路输出。
Single-Line总线的空闲状态为高电平。如果由于某种原因需要暂停工作，稍后还能恢复工作的话，必须将总线置于空闲状态。否则，如果总线保持低电平的时间超过480μs(缺省值T＝15us)或32T(其他通信速率)时，总线上的所有从器件将被复位。
Single-Line器件在初次上电时，会自动执行内部的上电复位，包括器件内部配置数据的自动加载、通信速率重新准备自校准等操作。在器件完成上电复位之后，如果想在后续操作中重新进行上电复位操作，则主机可以通过在Single-Line信号上产生大于tPowerON-Reset(典型值1.5ms)时间的低电平脉冲，从而让Single-Line器件再次执行上电复位操作。器件在规定的时间(tExecute-Reset)内执行完成上电复位后，将产生12T宽度(tPowerON-OK)的低电平复位完成信号(也可以通过配置寄存器设置为Disable,从而禁止器件响应复位完成信号)。Single-Line器件上电复位时序见图1。
而单总线上的所有通信都是从通信复位开始，包括：主机发出的通信复位脉冲及Single-Line器件的应答脉冲，如图2所示。当Single-Line从机发出响应 主机的应答脉冲时，即向主机表明它处于总线上，且工作准备就绪。在主机初始化过程，主机通过拉低单总线tReset，以产生(Tx)通信复位脉冲。接着，主机释放总线，并进入接收模式(Rx)。当总线被释放后，外部上拉电阻将单总线拉高。Single-Line器件的通信工作时钟T由配置寄存器的分频系数来设定，即T＝3x[S2:S0+1]x1.0us。在Single-Line单总线器件检测到上升沿后，保持高电平继续延时tPDH(＝2T)，接着Single-Line器件通过拉低总线tPDL(＝8T)，以产生应答脉冲，之后单总线被释放，被外部上拉电阻又拉回到高电平，至少保持6T时间。因此，整个Single-Line从机应答周期至少tPulse-Detect＝16T。在此时间之后，主机就可以开始ROM命令的传输了。如果需要更高精度的通信时间匹配，主机可以通过测量Single-Line器件的应答tPDL(＝8T)低电平脉冲，以此调整当初产生的通信复位脉冲时间tReset，以及读位时序时的采样时间点。一旦从器件成功扑捉到了主机发过来的通信复位低电平脉冲，从机将以此设定Single-Line的通信速率，不再变更通信速率，直到接收到上电复位脉冲或重新上电为止。Single-Line器件的应答脉冲，也可以通过配置寄存器设置为Disable,从而禁止器件产生应答脉冲信号。上电复位脉冲电路的电路如图3所示。
在主机检测到应答脉冲后，就可以发出ROM命令。这些命令与各个Single-Line器件的唯一64位ROM代码相关，允许主机在单总线上连接多个Single-Line器件时，指定操作某个Single-Line器件。这些命令还允许主机能够检测到总线上有多少个Single-Line器件以及其设备类型，或者有没有设备处于报警状态。Single-Line器件可能支持5种ROM命令(实际情况与具体型号有关)，每个命令代码长度为8位。主机在发出功能命令之前，必须送出合适的ROM命令。ROM命令的操作流程如图5、图6所示。
下面对一些ROM命令的功能做简单的介绍，以及使用在何种情况下。
●搜索Search ROM[F0h]
当系统初始上电时，主机必须找出总线上所有Single-Line器件的ROM代码，这样主机就能够判断出Single-Line从机的数目和类型。主机通过重复执行搜索ROM循环(搜索ROM命令跟随着位数据交换)，以找出总线上所有的Single-Line器件。如果总线只有一个器件，则可以采用读ROM命令来替代搜索ROM命令。在每次执行完搜索ROM循环后，主机必须返回至命令序列的第一步(初始化)。
●读Read ROM[33h](仅适合于单节点)
该命令仅适用于总线上只有一个Single-Line器件。它允许主机直接读出Single-Line从机的64位ROM代码，而无须执行搜索ROM过程。如果该命令用于多节点系统，则必然发生数据冲突，因为每个器件都会响应该命令。
●匹配Match ROM[55h]
匹配ROM命令跟随64位ROM代码，从而允许主机访问多节点系统中某个指定的Single-Line器件。仅当Single-Line从机完全匹配64位ROM代码时，才会响应主机随后发出的功能命令；其它设备将处于等待复位脉冲状态。
●跳越Skip ROM[CCh]
在单节点应用中，主机可以使用该命令快速地访问该节点器件，无须发出后续的ROM代码信息，从而节省了发送对应的64位ROMID时间。但是，在多节点应用中，如果主机希望总线上的所有器件执行相同的后续功能命令，则主机也可以使用Skip ROM命令。例如，主机通过在发出跳越ROM命令后跟随转换温度命令[44h]，就可以同时命令总线上所有的RW1820开始转换温度，这样大大节省了整个温度测量过程中所需要的时间，且获得的 是同一时间的温度转换结果，尤其适合于温度场分析。如果跳越ROM命令跟随的是读暂存器[BEh]的命令(包括其它读操作命令)，则该命令只能应用于单节点系统，否则将由于多个节点都响应该命令而引起通信数据相互冲突。
●报警搜索Search Alarm[ECh]
只有那些报警标志置位的从机才响应该命令，其工作方式完全等同于搜索ROM命令。该命令允许主机设备判断那些Single-Line器件发生了报警(如最近的测量温度过高或过低等)。同搜索ROM命令一样，在完成报警搜索循环后，主机必须返回至命令序列的第一步。
●匹配Match Extension ROM[22h]
匹配扩展ROM命令跟随24位扩展ROM代码，从而允许主机访问多节点系统中某个指定的器件。仅当从机完全匹配24位扩展ROM代码时，才会响应主机随后发出的功能命令；其它设备将处于等待复位脉冲状态。此命令将允许用户通过编写扩展ROM ID来设定器件的通信地址，从而简化了用户在网络地址配置、替换及测温节点位置识别等问题。
●搜索Search Extension ROM[F8h]
当系统初始上电时，主机可以通过找出总线上所有Single-Line器件的扩展ROM代码，这样主机也能够判断出从机的数目和类型。主机通过重复执行搜索扩展ROM循环(搜索ROM命令跟随着位数据交换)，便可以找出总线上所有的器件的24位扩展ROM ID码。关于搜索扩展ROM ID命令，其流程和搜索ROM流程完全一样，只是搜索长度为24位。
●读/写时隙
在写时隙期间，主机向单总线器件写入数据；而在读时隙期间，主机读入来自Single-Line从机的数据。在每一个时隙，总线只能传输一位数据。
●写位时隙
存在两种写位时隙：即写“1”和写“0”。主机采用写1时隙向Single-Line从机写入1，而采用写0时隙向Single-Line从机写入0。所有写时隙至少需要tSlot(＝4T+tRecovery)，且在两次独立的写时隙之间至少需要3μs的恢复时间。两种写位时隙均起始于主机拉低总线，如图4所示。产生写1时隙的方式：主机在拉低总线1us之后，且必须在tW1L(<＝1T)之内释放总线，由外部上拉电阻将总线拉至高电平；而产生写0时隙的方式：在主机拉低总线后，只需在整个时隙期间保持低电平，即保持tW0L(>＝4T)。
在位写时隙期间，单总线器件在tSSR(＝2T)时刻采样总线电平状态。如果在此时刻采样结果为高电平，则逻辑1被写入该器件；如果为0，则写入逻辑0。
●读位时隙
单总线器件仅在主机发出读时隙时，才向主机传输数据，所以，在主机发出读数据命令后，必须产生读位时隙，以便能够从Single-Line器件读入数据。一个完整的读时隙时间至少需要一个tSlot(＝4T+tRecovery)，且在两次独立的读时隙之间至少需要3μs的恢复时间。每个读位时隙都由主机发起，要求产生至少1μs的低电平时钟。单总线器件一旦检测到低电平时钟，器件马上在总线上发送位0或1。若Single-Line器件发送1，则在低电平时钟之后单总线被上拉电阻拉为高电平；若发送0，则单总线一直被拉低，保持tDRV(＝2T)之后从机才释放单总线，由上拉电阻将总线拉回至空闲高电平状态。因此，Single-Line器件发出的数据位在读时隙开始之后，保持有效时间tDRV(＝2T)，这样主机在读时隙期间必须释放总线(即主机的Single-Line通信I/O设置为输入状态)，并且在位时隙起始后的2T(最佳采样时间点为1T)之内采样总线状态。
以上说明书中描述的只是本发明的具体实施方式，各种举例说明不对本发 明的实质内容构成限制，所属技术领域的普通技术人员在阅读了说明书后可以对以前所述的具体实施方式做修改或变形，而不背离本发明的实质和范围。