辐射探测前端读出系统数字滤波成形电路设计方法.pdf

本发明公开了一种辐射探测前端读出系统数字滤波成形电路设计方法，用于解决现有前端读出电路模拟成形电路设计困难的技术问题。技术方案是采用数字成形、梯形成形和峰值提取实现。首先根据模拟成形器的传输函数采用双线性变换法从S平面上转换到Z平面；然后根据梯形成形的输出函数和数字成形的输入函数，通过数字离散化以及Z变换得到其传输函数；对于梯形成形的输出结果，采取将平顶宽度上所有点的平均值作为最终的结果。与背景技术模拟单通道前端读出电路中模拟滤波成形相比，本发明采用数字化方法实现数字滤波成形电路，设计方法不再随着CMOS工艺尺寸缩小而使模拟成形器设计困难，而是采样数字化的方法实现。

权利要求书
1.  一种辐射探测前端读出系统数字滤波成形电路设计方法，其特征在于包括以下步骤：
步骤一、将模拟传输函数H(s)从S平面上转换到Z平面上，采用双线性变换法，令s=2T1-z-11+z-1,]]>将公式：
H(s)=sτp(1+sτp)(1+sτp)]]>
变换为
H(z)=2TT2+4TτP+4τP2(1-z-2)1+2T2-8τP2T2+4τP+4τP2z-1+T2-4TτP+4τP2T2+4TτP+4τP2tz-2---(1)]]>
其中，T为采样周期；
步骤二、对于高阶半高斯模拟成形器((CR)m-(RC)n)，其模拟传输函数为：
H(s)=(sτp(1+sτp))m(1(1+sτp))n---(2)]]>
采用双线性变换法，将公式(2)变换为：
H(z)=(2T1-z-11+z-1τp(1+2T1-z-11+z-1τp))m(1(1+2T1-z-11+z-1τp))n---(3)]]>
其中，m表示高斯成形器中微分电路阶数，n表示高斯成形器中积分电路阶数；
步骤三、将数字化单峰脉宽信号作为输入信号，经过变换，变成梯形输出信号，其最大值为Vmax，上升时间为ta，平顶宽度为tb-ta，下降时间为tc-tb；梯形输出信号采用公式(4)表示；
Vo(t)=Σi=14yi(t)---(4)]]>
其中：
y1=Vmaxτpt---(5)]]>
y2＝-y1(t-ta)   (6)
y3＝-y1(t-tb)   (7)
y4＝y1(t-tc)   (8)
对公式(4)进行以采样周期TS离散化并经过z变化得到：
V0(z)=Vmax(1-z-na-z-nb+z-nc)na(1-z-1)2---(9)]]>
其中，当na＝nb时，平顶长度为0，这时梯形转换为三角形；
步骤四、采用硬件实现CR-RC成形器和梯形成形器的行为，通过综合得到数字化成形器的RTL门级网表，分别采用FPGA实现。

说明书辐射探测前端读出系统数字滤波成形电路设计方法
技术领域
本发明涉及一种前端读出电路设计方法，特别是涉及一种辐射探测前端读出系统数字滤波成形电路设计方法。
背景技术
参照图1。现有的前端读出电路由前置放大器、成形器、峰值探测和保持电路以及模/数转换器组成。入射粒子进入辐射探测器后，与其相互作用转化为电脉冲信号。该电信号首先进入前置放大器电路进行放大处理，由于前置放大器出来的信号比较微弱，为了后续电路的处理，需要再经过成形器进行成形放大处理，再由峰值探测和保持电路跟踪输入准高斯脉冲信号，并在输入脉冲达到最高点时输出峰值电压信号，同时给出脉冲信号到来的时间标志。模/数转换器把模拟峰值电压值转化为数字信号。
该前端读出电路中，成形器采用有源的CR-RC成形器等带通滤波电路实现。CR-RC成形器的传输函数为：
H(s)=AsR2C1sR2C1+(1+A)(1+sR2C2)(1+sR1C1)---(1)]]>
由CR-RC成形器的传输函数可以看出，由模拟电路实现的CR-RC成形器，本质上是一个IIR滤波器。
一般A>>1，如果R1C1＝R2C2＝τP，且R2C1＝τP，则传输函数可以简化为：
H(s)=sτp(1+sτp)(1+sτp)---(2)]]>
其中，τp为成形时间。
故现有的前端读出电路采用传统的模拟成形器具有以下缺点：
(1)模拟成形电路采用硅实现面积大、功耗大。
(2)模拟成形电路的稳定性容易受外部条件的影响。
(3)随着CMOS工艺尺寸缩小，模拟成形电路设计比较困难。
发明内容
为了克服现有前端读出电路模拟成形电路设计困难的缺点，本发明提供一种辐射探测前端读出系统数字滤波成形电路设计方法。该方法采用数字成形、梯形成形和 峰值提取实现。首先根据模拟成形器的传输函数采用双线性变换法从S平面上转换到Z平面；然后根据梯形成形的输出函数和数字成形的输入函数，通过数字离散化以及Z变换得到其传输函数；对于梯形成形的输出结果，采取将平顶宽度上所有点的平均值作为最终的结果。与背景技术模拟单通道前端读出电路中模拟滤波成形相比，本发明采用数字化方法实现数字滤波成形电路，设计方法不再随着CMOS工艺尺寸缩小而使模拟成形器设计困难，而是采样数字化的方法实现。
本发明解决其技术问题所采用的技术方案是：一种辐射探测前端读出系统数字滤波成形电路设计方法，其特点是采用以下步骤：
步骤一、将模拟传输函数H(s)从S平面上转换到Z平面上，采用双线性变换法，令s=2T1-z-11+z-1,]]>将公式：
H(s)=sτp(1+sτp)(1+sτp)]]>
变换为
H(z)=2TT2+4TτP+4τP2(1-z-2)1+2T2-8τP2T2+4TτP+4τP2z-1+T2-4TτP+4τP2T2+4TτP+4τP2tz-2---(1)]]>
其中，T为采样周期。
步骤二、对于高阶半高斯模拟成形器((CR)m-(RC)n)，其模拟传输函数为：
H(s)=(sτp(1+sτp))m(1(1+sτp))n---(2)]]>
采用双线性变换法，将公式(2)变换为：
H(z)=(2T1-z-11+z-1τp(1+2T1-z-11+z-1τp))m(1(1+2T1-z-11+z-1τp))n---(3)]]>
其中，m表示高斯成形器中微分电路阶数，n表示高斯成形器中积分电路阶数。
步骤三、将数字化单峰脉宽信号作为输入信号，经过变换，变成梯形输出信号，其最大值为Vmax，上升时间为ta，平顶宽度为tb-ta，下降时间为tc-tb。梯形输出信号采用公式(4)表示。
Vo(t)=Σi=14yi(t)---(4)]]>
其中：
y1=Vmaxτpt---(5)]]>
y2＝-y1(t-ta)   (6)
y3＝-y1(t-tb)   (7)
y4＝y1(t-tc)   (8)
对公式(4)进行以采样周期TS离散化并经过z变化得到：
V0(z)=Vmax(1-z-na-z-nb+z-nc)na(1-z-1)2---(9)]]>
其中，当na＝nb时，平顶长度为0，这时梯形转换为三角形。
步骤四、采用硬件实现CR-RC成形器和梯形成形器的行为，通过综合得到数字化成形器的RTL门级网表，分别采用FPGA实现。
本发明的有益效果是：该方法采用数字成形、梯形成形和峰值提取实现。首先根据模拟成形器的传输函数采用双线性变换法从S平面上转换到Z平面；然后根据梯形成形的输出函数和数字成形的输入函数，通过数字离散化以及Z变换得到其传输函数；对于梯形成形的输出结果，采取将平顶宽度上所有点的平均值作为最终的结果。与背景技术模拟单通道前端读出电路中模拟滤波成形相比，本发明采用数字化方法实现数字滤波成形电路，设计方法不再随着CMOS工艺尺寸缩小而使模拟成形器设计困难，而是采样数字化的方法实现。
下面结合附图和具体实施方式对本发明作详细说明。
附图说明
图1是背景技术前端读出电路的框图。
图2是图1中成形器的电路框图。
图3是本发明方法中数字滤波成形结构框图。
图4是数字化的CR-RC成形器的网络结构图。
图5是梯形滤波成形结果图。
图6是梯形滤波成形的级联型网络结构图。
图7是模拟和数字的CR-RC Shaper结果比较。
图8是数字滤波成形仿真结果图。
图9是本发明方法设计的辐射探测前端读出系统数字滤波成形电路的框图。
具体实施方式
参照图3-9。本发明辐射探测前端读出系统数字滤波成形电路设计方法具体步骤如下：
1.为了实现数字化成形器，需要将模拟传输函数H(s)从S平面上转换到Z平面上，采用双线性变换法，令将公式：
H(s)=sτp(1+sτp)(1+sτp)]]>
变换为
H(z)=2TT2+4TτP+4τP2(1-z-2)1+2T2-8τP2T2+4TτP+4τP2z-1+T2-4TτP+4τP2T2+4TτP+4τP2tz-2---(1)]]>
其中，T为采样周期。
2.对于高阶半高斯模拟成形器((CR)m-(RC)n)，其模拟传输函数为：
H(s)=(sτp(1+sτp))m(1(1+sτp))n---(2)]]>
采用双线性变换法，将公式(2)变换为：
H(z)=(2T1-z-11+z-1τp(1+2T1-z-11+z-1τp))m(1(1+2T1-z-11+z-1τp))n---(3)]]>
其中m，n分别表示半高斯成形器中微分电路阶数，积分电路阶数。
3.为了减小硬件开销，数字成形电路中电压的最大值采用梯形成形和峰值提取模块来获得。数字成形器输出的信号一般为数字化的单峰脉宽信号，将其作为输入信号， 经过变换，变成梯形输出信号，其最大值为Vmax，上升时间为ta，平顶宽度为tb-ta，下降时间为tc-tb。梯形输出信号采用公式(4)表示。
Vo(t)=Σi=14yi(t)---(4)]]>
其中：
y1=Vmaxτpt---(5)]]>
y2＝-y1(t-ta)(6)
y3＝-y1(t-tb)(7)
y4＝y1(t-tc)(8)
对公式(4)进行以采样周期TS离散化并经过z变化得到：
V0(z)=Vmax(1-z-na-z-nb+z-nc)na(1-z-1)2---(9)]]>
本发明中取τP＝1，T＝0.1，由公式(1)得到具体的传输函数：
H(z)=0.0454-0.0454z-21-1.8095z-1+0.8186z-2---(10)]]>
根据公式(10)得到时域表达式为：
y(n)＝1.8095y(n-1)-0.8186y(n-2)+0.0454x(n)
                                                   (11)
-0.0454x(n-2)
其中x(n)表示输入序列，y(n)表示输出序列。我们可用网络结构图表示具体的算法。根据公式(11)时域表达式，采用Verilog代码来实现模拟成形器的功能，实现成形器的数字化。
假设数字成形器的输入信号为一个阶跃信号U(t)，则其输出的信号表达式为
Vi(z)=Vmax(1-dz-1)2---(12)]]>
其中，d＝exp(-T/τP)，T为采样周期。由公式(9)和(12)得到梯形成形器的传 输函数为
H(z)=(1-dz-1)2(1-z-na)(1-z-nb)na(1-z-1)2---(13)]]>
其中，由此传输函数可以看出，其本质上也是一个IIR滤波器，它的阶数由上升时间和平顶时间决定。一种特殊情况就是na＝nb时，平顶长度为0，这时梯形转换为三角形。
根据公式(13)传输函数，得到时域表达式为：
y(n)=2y(n-1)-y(n-2)+1na{x(n)-x(n-na)+2dx(n-na-nb)-2d[x(n-1)-x(n-na-1)-x(n-nb-1)+x(n-na-nb-1)]+d2[x(n-2)-x(n-na-2)-x(n-nb-2)+x(n-na-nb-2)]}---(14)]]>
同时得到梯形滤波成形算法的级联型实现方式的网络结构图。
4.根据公式(11)和公式(14)时域表达式，采用硬件描述语言来描述CR-RC成形器和梯形成形器的行为，通过综合得到数字化成形器的RTL门级网表，分别采用FPGA进行实现。