快闪存储器装置及其设定方法.pdf

《快闪存储器装置及其设定方法.pdf》由会员分享，可在线阅读，更多相关《快闪存储器装置及其设定方法.pdf（16页珍藏版）》请在专利查询网上搜索。

1、10申请公布号CN104134462A43申请公布日20141105CN104134462A21申请号201310693686222申请日2013121713/875,76020130502USG11C16/3020060171申请人华邦电子股份有限公司地址中国台湾台中市72发明人金钟俊朴应俊74专利代理机构北京三友知识产权代理有限公司11127代理人任默闻54发明名称快闪存储器装置及其设定方法57摘要本发明提供了一种快闪存储器装置及其设定方法，该快闪存储器装置可在两种供应电压操作，一种是外部提供的供应电压，另一种则是通过该外部提供的供应电压产生于该快闪存储器装置内部的供应电压。该快闪存储器装。

2、置可具有一可选电位的缓冲器，作为与低供应电压或高供应电压集成电路的连接接口。为了提供装置的运用弹性，该快闪存储器装置可设计为可由外部电压源接收一第二供应电压的形式。其中，接收自外部电压源的该第二供应电压，可较该内部产生的供应电压优先使用、或与该内部产生的供应电压结合使用。30优先权数据51INTCL权利要求书2页说明书8页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图5页10申请公布号CN104134462ACN104134462A1/2页21一种快闪存储器装置，其特征在于，所述快闪存储器装置包括一可选电位缓冲器，具有供所述快闪存储器装置进行外部连接的多个。

3、主动端；一快闪存储器部分；一控制部分，耦接至所述快闪存储器部分；一第一供应电压端，用以接收一外部供应电压作为一第一供应电压；以及一供应电压产生器，耦接至所述第一供应电压端，用以自所述第一供应电压产生一内部供应电压以及用以自所述供应电压产生器的一输出提供所述内部供应电压作为一第二供应电压；所述可选电位缓冲器被耦接至所述第一供应电压端以及所述输出以选择性地在所述第一供应电压或所述第二供应电压下操作所述多个主动端。2根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器装置更包括一第二供应电压端，用以接收一外部电压；所述供应电压产生器更耦接至所述第二供应电压端，用以自所述内部电压和所述外部电。

4、压提供所述第二供应电压。3根据权利要求2所述的快闪存储器装置，其特征在于，所述供应电压产生器包括一电压选择电路用以自所述内部电压和所述外部电压选择所述第二供应电压。4根据权利要求2所述的快闪存储器装置，其特征在于，所述供应电压产生器包括一电压处理电路，用以根据所述内部电压和所述外部电压产生所述第二供应电压。5根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器装置更包括一封装型态，所述封装型态将所述可选电位缓冲器、所述快闪存储器部分、所述控制部分以及所述供应电压产生器包含于其内；其中，所述封装型态包括8PINSOIC208MIL封装、8PINVSOP208MIL封装、8PADWSON。

5、6X5MM封装或8PADWSON9X6MM封装的封装型态。6根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器装置更包括一封装型态，所述封装型态将所述可选电位缓冲器、所述快闪存储器部分、所述控制部分以及所述供应电压产生器包含于其内；其中，所述封装型态包括16PINSOIC300MIL封装或8PADWSON8X6MM封装的封装型态。7根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器部分包含一与非门快闪存储器阵列。8根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器部分包含一或非门快闪存储器阵列。9根据权利要求1所述的快闪存储器装置，其特征在于，所述快闪存储器。

6、装置更包括一接地端，其中所述多个主动端、所述第一供应电压端以及所述接地端兼容于一8终端的串列周边接口协定。10一种快闪存储器装置的设定方法，所述快闪存储器装置具有在低供应电压输入输出操作的高供应电压核心电路，其特征在于，所述设定方法包括在所述快闪存储器装置接收一高供应电压；自所述高供应电压产生一低供应电压在所述快闪存储器装置；施加所述高供应电压和所述低供应电压至所述快闪存储器装置的一缓冲电路，所述缓冲电路具有供所述快闪存储器装置进行外部连接的多个主动端；以及权利要求书CN104134462A2/2页3在所述低供应电压，操作所述多个主动端。11根据权利要求10所述的快闪存储器装置的设定方法，其特。

7、征在于，所述快闪存储器装置是一八脚位封装的串列周边接口与非门快闪存储器装置，所述八脚位封装包括多个主动脚位DI/IO0、DI/IO1、WPB/IO2、HOLDB/IO3、CLK和CSB、一VDD脚位以及一GND脚位，兼容于一8终端的串列周边接口协定；所述缓冲电路耦接至所述多个主动脚位的一可选电位缓冲器；在所述快闪存储器装置接收一高供应电压，包括从所述VDD脚位接收所述高供应电压；自所述高供应电压产生一低供应电压在所述快闪存储器装置，包括施加所述高供应电压至一供应电压产生器，用以自所述高供应电压产生所述低供应电压；以及施加所述高供应电压和所述低供应电压至所述快闪存储器装置的一缓冲电路，包括施加所。

8、述高供应电压以及所述低供应电压至所述可选电位缓冲器，以选择性地在所述高供应电压或在所述低供应电压操作所述多个主动脚位。权利要求书CN104134462A1/8页4快闪存储器装置及其设定方法技术领域0001本发明揭露有关于快闪存储器，特别是有关于双供应电压操作的封装的串列周边接口与非门快闪存储器装置及快闪存储器装置及其设定方法。背景技术0002快闪存储器用于许多不同的存储器装置架构，包括各种并列式和串列式接口以及各种与非门和或非门存储器阵列。虽然快闪存储器内部某些特定操作需要高供应电压例如3伏特，但其IO接口操作可接受高供应电压或低供应电压例如18伏特。不管系统中的其他集成电路是操作在高或低电压。

9、，IO接口操作对低或高供应电压的选择可允许快闪存储器装置由系统中其他集成电路接收输入以及提供输出给系统中其他集成电路。0003一种常见于快闪存储器中用以提供可选的IO供应电压操作是使用两个供应脚位。一个脚位用于接收VDD以进行内部操作，另一个脚位则用于接收VDDQ以进行IO操作。以这种方式，可施加3伏特至脚位VDD以供电给该快闪存储器装置的内部操作，并可施加18伏特至脚位VDDQ以兼容其他要求18伏特IO操作的集成电路或施加3伏特至脚位VDDQ以兼容其他要求3伏特IO操作的集成电路。发明内容0004本发明揭露的一实施例为一种快闪存储器装置，该装置包括一可选电位缓冲器，具有供该快闪存储器装置进行。

10、外部连接的多个主动端；一快闪存储器部分；一控制部分，耦接至该快闪存储器部分；一第一供应电压端，用以接收来自一外部电压源的一第一供应电压；以及一供应电压产生器，耦接至该第一供应电压端，用以自该第一供应电压产生一内部供应电压以及用以自该供应电压产生器的一输出提供该内部供应电压作为一第二供应电压；该可选电位缓冲器被耦接至该第一供应电压端以及该输出以选择性地在该第一供应电压或该第二供应电压下操作该等主动端。0005本发明揭露的另一实施例为一种快闪存储器装置的设定方法。该快闪存储器装置具有在低供应电压输入输出操作的高供应电压核心电路，该方法包括在该快闪存储器装置接收一高供应电压；自该高供应电压产生一低供。

11、应电压在该快闪存储器装置；施加该高供应电压和该低供应电压至该快闪存储器装置的一缓冲电路，该缓冲电路具有供该快闪存储器装置进行外部连接的多个主动端；以及在该低供应电压下操作该等主动端。附图说明0006图1是一快闪存储器装置的功能方块图；0007图2是一SPINAND快闪存储器装置的电路功能图；0008图3是一INTVDD电压产生器的示范性电路概要图，该INTVDD电压产生器可适用于图2的SPINAND快闪存储器装置；说明书CN104134462A2/8页50009图4是一输入缓冲器的示范性电路概要图，该输入缓冲器可适用于图2的SPINAND快闪存储器装置；0010图5是一输出缓冲器的示范性电路概。

12、要图，该输出缓冲器可适用于图2的SPINAND快闪存储器装置；0011图6是一实现图5的输出缓冲器的电路概要图。0012附图标记001310快闪存储器装置；001430控制部分；001540快闪存储器部分；001660、160、200INTVDD电压产生器；001770可选电位缓冲器；0018100SPINAND快闪存储器；0019122IO控制；0020123状态暂存器；0021124连续页面读取地址暂存器；0022125指令暂存器；0023126地址暂存器；0024127查找表LUT暂存器；0025128映射逻辑；0026129地址计数器；0027130控制逻辑；0028131CPR坏块逻。

13、辑；0029132CPR坏块暂存器；0030133高电压产生器HVGEN；0031134列编码器；0032135上电检测器；0033136行编码器；0034138页面缓冲器；0035140与非门快闪阵列；0036142使用者可定址区域；0037144冗余存储器区域；0038146查找表LUT信息区块；0039147缓冲模式旗标BUF；0040148ECCE旗标；0041170可选电位缓冲器；0042210偏压电路；0043212、221、222、223、232、236、242、311、312、313、314、410P通道MOSFET；0044214、216、224、225、227、234、24。

14、8、315、316、420N通道MOSFET；0045220比较器；说明书CN104134462A3/8页60046226、244、246电阻器；0047230驱动电路；0048240源极随耦器；0049250、260、302、340、360连接器；0050300、304、350输入缓冲器；0051310电位位移器；0052320反相器；0053330缓冲器；0054400输出缓冲器。具体实施方式0055串列周边接口或非门（SERIALPERIPHERALINTERFACENOR，SPINOR）快闪存储器装置可提供46根主动脚位的SPI接口并可进行微小空间有效封装SMALLSPACEEFFIC。

15、IENTPACKAGE。合适的微小空间有效封装型态包括8PINSOICSMALLOUTLINEINTEGRATEDCIRCUIT208MIL封装、8PINVSOPVERYSMALLOUTLINEPACKAGE208MIL封装、8PINPDIPDUALINLINEPACKAGE300MIL封装、8PADWSONVERYVERYTHINSMALLOUTLINENOLEADPACKAGE6X5MM封装、8PADWSON8X6MM封装、16PINSOIC300MIL封装以及24BALLTFBGATHINANDFINEBALLGRIDARRAY8X6MM封装。而串列周边与非门SERIALPERIPHER。

16、ALINTERFACENAND，SPINAND快闪存储器是一新兴的产品线，其同样可使用低脚位数的SPI接口并进行微小空间有效包装，但相较于SPINOR快闪存储器，其密度较高且单位位元花费较为低廉。0056SPI接口包括单位元SINGLEBIT和多位元MULTIBIT等形式。单位元SPI使用四个主动脚位以传送指令、地址和数据至串列式快闪存储器或输出来自该串列式快闪存储器的数据。其中，该等主动脚位包括芯片选择CHIPSELECT；/CS、时钟脉冲CLOCK；CLK、数据输入DATAIN；DI以及数据输出DATAOUT；DO。常见的多位元SPI包括双线模式SPIDUALSPI、四线模式SPIQUAD。

17、SPI以及四线周边接口QUADPERIPHERALINTERFACE；QPI等，所述多位元SPI同样具有前述四个脚位，并可通过脚位的重新配置以在每一周期内传送更多串列数据。DUALSPI将DI和DO脚位改为双向的DIO（输入输出）脚位。QUADSPI亦将DI和DO脚位改为DIO脚位，并再新增两个DIO脚位，共具有四只DIO脚位。若再考虑原本的CS与CLK脚位，则一共具有六个主动脚位。而QPI与QUADSPI同样具有四个DIO脚位，但其在初始指令下仍可执行全四线（FULLQUAD,四个DIO脚位）操作。关于SPI接口更详细的叙述可进一步参照例如美国专利7,558,900号专利。0057一些快闪存。

18、储器装置的核心电路内部需操作在高电压（例如3伏特），但在一些应用下却常会有将快闪存储器装置与其他操作在低电压（例如18伏特）的集成电路整合在一起的需求。此时，虽可对这些应用提供双供应电压以解决以上需求，但有些快闪存储器装置可能在封装的过程中就少了一个可用以接收第二供应电压的额外脚位。即便是具有一可用的额外脚位的快闪存储器装置，该快闪存储器装置亦可能会被装载在仅能提供高供应电压（例如3伏特）的印刷电路板上而无法接收第二供应电压。0058举例来说，在一些需要高效能且双供应电压的应用中，可能会需要用到高密度的说明书CN104134462A4/8页7SPINAND快闪存储器，例如QUADSPI和QPI。

19、等四线模式的SPINAND快闪存储器。这些四线模式的SPINAND装置的主动输入（即CS、CLK以及四个DIO的数据输入）会通过另一操作在VDD18伏特电压的集成电路驱动，而四个DIO的数据输出则被提供至另一个操作在VDD18伏特电压的集成电路。因此，输入和输出缓冲器会被设计成操作在18伏特电压以提供兼容性。然而，这些高效能SPINAND快闪存储器可能会具有各种被设计成操作在3伏特电压的内部核心电路。举例来说，一些SPINAND快闪存储器的设计中，高供应电压源VDD可在一范围内（例如，25至36伏特）变动，并可被直接施加至一些可以容忍该电压范围的核心电路上。该高供应电压VDD并可通过一电压调节。

20、器（例如，24伏特）施加至其他操作在稳定供应电压的核心电路（例如页面缓冲器、高电压产生器中的充电泵以及控制逻辑）。因此，这样的SPINAND快闪存储器需要在两个不同的供应电压下操作，一高供应电压和一低供应电压。然而，当受限于在一八脚位的封装型态（例如8PINWSON封装和8PINSOIC封装）时，其六个主动脚位以及该SPI接口的VDD和GND脚位就占了该封装型态的所有脚位，而无从再连接第二供应电压。即使使用其他具有可用脚位的较大封装型态，装载该SPINAND快闪存储器装置的印刷电路板也不一定具有可用以提供第二供应电压至该SPINAND快闪存储器装置的第二供应路径。0059有利的是，快闪存储器装。

21、置可在两个供应电压操作。一个是外部提供的第一供应电压，且该第一供应电压通过一合适的内部电源汇流排以受调节的或未受调节的形式被分配至整个快闪存储器装置。另一个则是通过该第一供应电压产生于该快闪存储器装置内部的第二供应电压。为了提供装置的运用弹性，该快闪存储器装置可具有一可选电位的缓冲器，作为与低供应电压或高供应电压集成电路的连接接口。并且，该快闪存储器装置仍可设计为可由外部电压源接收一第二供应电压的形式。其中，该外部接收的第二供应电压可较该内部产生的第二供应电压优先使用或可将该外部接收的第二供应电压与该内部产生的第二供应电压以任何需求的方式结合使用。0060为让本发明的特征和优点能更明显易懂，下。

22、文特举实施例，并配合所附图式作详细说明。虽然在此描述的实施例特别有利于使八脚位封装型态例如8PINWSON封装、8PINSOIC封装的SPINAND快闪存储器进行双供应电压操作，但本发明不限于此，无论是否拥有额外的供应电压脚位，任何快闪存储器装置无关快闪存储器的型式、接口的种类、脚位数目等的双供应电压操作，皆可适用于本发明。0061图1是一快闪存储器装置10的功能方块图。快闪存储器装置10包括一快闪存储器部分40和一控制部分30。数据通过合适的数据线在快闪存储器部分40和控制部分30之间传送，其中，所述的数据传送是通过自控制部分30传送至快闪存储器部分40的控制信号所控制。快闪存储器装置10可。

23、在两个供应电压下操作。外部供应电压VDD接收自外部的电压源并作为第一供应电压；内部供应电压INTVDD产生自外部供应电压VDD且具有较低的位准，并通过在快闪存储器装置10中的一INTVDD电压产生器60所产生以作为第二供应电压。外部供应电压VDD可被提供至快闪存储器装置10的各种电路，或可被调节以提供给其他需要稳定电压位准的电路。各种主动输入输出信号（通常为数据（例如指令、地址以及输入或输出自存储器的数据）及控制信号）以及各种主动输入信号（通常为控制信号）通过可选电位缓冲器70以及各种合适的终端（未显示，通常为脚位、封装的垫片或球、或集成电路的垫片）在快闪存储器装置10的控制部分30和外部集成。

24、电路之间传送。确切的信号说明书CN104134462A5/8页8是通过欲使用的接口协定而决定且该可选电位缓冲器70可对无论是低供应电压或高供应电压集成电路进行传送。为了提供装置的运用弹性，快闪存储器装置10可拥有可接收一外部电压VDDQ作为第二供应电压的能力。其中，可较内部供应电压INTVDD优先使用外部电压VDDQ作为第二供应电压，或可将外部电压VDDQ与内部供应电压INTVDD以任何需求的方式结合以作为第二供应电压。0062图2是一SPINAND快闪存储器100的电路功能图。该SPINAND快闪存储器包括一与非门快闪阵列140以及页面缓冲器138。与非门快闪阵列140包括字元（列）线以及位。

25、元（行）线，且由使用者可定址区域142、冗余存储器区块144以及查找表LUT信息区块146组成。任何所需的快闪存储器元件技术皆可应用在与非门快闪阵列140的快闪存储器元件上。SPINAND快闪存储器100可包括各种用以支援存储器编码、抹除以及读取的电路，像是列编码器134、行编码器136、IO控制122、状态暂存器123、连续页面读取（CONTINUOUSPAGEREAD,“CPR”）地址暂存器124、指令暂存器125、地址暂存器126、LUT暂存器127、控制逻辑130、CPR坏块逻辑131、CPR坏块暂存器132以及高电压产生器133。列编码器134可通过使用者控制（在一些实施例中可通过内。

26、部控制）选择使用者可定址区域142的多个列，以及在内部控制之下选择冗余存储器区块144与查找表信息区块146的多个列。缓冲模式旗标BUF147被用于模式切换。控制逻辑130提供的上电检测器135用在启动电源时，初始化特定模式的设定和预设页面的载入动作。通过电源线VDD和GND，供应电源至SPINAND快闪存储器100的电路（未显示）。图2所示的实施例中，控制逻辑130是示例性地以SPI协定进行说明（包括MULTIIOSPI和QPI），但本发明并不以此为限，与非门快闪存储器可视需求以任何的形式进行封装并配置任何合适的接口（包括一般的与非门快闪存储器接口）。如图2所示，通过选择性地重新配置四个脚位。

27、，可使快闪存储器在耦接标准的SPI快闪存储器控制信号（CS、CLK、DI和DO）与其他信号（如/WP和/HOLD）的同时，亦可耦接至DUALSPI和QUADSP模式额外所需的数据汇流排信号（如IO0IO3）。0063页面缓冲器138可进行适当地组织和操作，以在连续页面读取的期间消除输出数据中的间隙和不连续性。另亦可藉一ECC错误校正码电路未显示，依一ECCE旗标148的状态对一快取暂存器未显示的内容执行ECC计算。另由于NAND快闪存储器的可靠性普遍不佳，更可视需要进行坏块管理。0064为了让该SPINAND快闪存储器100在双供应电压进行操作时，不需额外为第二供应电压提供一专用脚位，SPIN。

28、AND快闪存储器100可包括一INTVDD电压产生器160。INTVDD电压产生器160通过外部供应电压VDD于SPINAND快闪存储器100内部产生一内部供应电压INTVDD以作为第二供应电压。为了使SPINAND快闪存储器100可弹性地连接至操作于低供应电压（例如18伏特）或高供应电压（例如3伏特）的集成电路，SPINAND快闪存储器100可包括一可选电位缓冲器170。可选电位缓冲器170用以设定SPINAND快闪存储器100所连接的低供应电压或高供应电压的集成电路所需的IO电位。值得注意的是，当SPINAND快闪存储器100具有一可用以接收一外部电压VDDQ作为第二供应电压的可用脚位时，。

29、则可将INTVDD电压产生器160连接至该可用脚位以控制要提供该外部电压VDDQ、该内部供应电压INTVDD、或是将两电压进行结合以作为第二供应电压。0065图3是一INTVDD电压产生器200的示范性电路概要图，该INTVDD电压产生器200适用于图2的INTVDD电压产生器160。一比较器220接收参考电压VREF，参考电压VREF说明书CN104134462A6/8页9可以任何适当方式产生，例如是产生自内部的能隙参考电压BANDGAPREFERENCE。参考电压VREF被施加至位于比较器220的左分支电路的N通道MOSFET225的栅极上，其中比较器220的左分支电路亦包含漏极与栅极相耦。

30、接的一P通道MOSFET221。比较器220的右分支电路包含一N通道MOSFET224，其栅极耦接至由电阻器244、246组成的分压电路。电阻器244、246可通过调整选项（TRIMOPTION，例如是NAND熔线）实施，举例来说，电阻器244、246可用以微调内部供应电压INTVDD。比较器220的右分支电路亦包含漏极与栅极相耦接的一P通道MOSFET222。电阻器226共同耦接至该两分支电路，且通过一N通道MOSFET227耦接至地。比较器220的输出VR被提供至驱动电路230的P通道MOSFET232的栅极。驱动电路230亦包含与P通道MOSFET232串联的N通道MOSFET234。由。

31、P通道MOSFET212和N通道MOSFET214组成的一偏压电路210提供一偏压给该N通道MOSFET234的栅极。MOSFET212的栅极耦接至该比较器220中MOSFET221的栅极，而MOSFET214的栅极耦接至其漏极以及MOSFET234的栅极。驱动电路230的输出是该MOSFET232的漏极与MOSFET234的漏极的接面，且该输出被耦接至源极随耦器240的P通道MOSFET242的栅极。MOSFET242可被做成一较大的晶体管以支持高切换电流。源极随耦器240的电阻负载是电阻器244、246所组成的分压电路。源极随耦器240的输出是内部供应电压INTVDD，并通过一连接器250。

32、被供应至输出INTVDDVDDQ。一外部电压VDDQ通过一连接器260被供应至输出INTVDDVDDQ。连接器250与260例如是一金属选项（METALOPTION）。0066特别说明的是，该INTVDD电压产生器200具有从一可用脚位接收一外部电压VDDQ并将该外部电压VDDQ作为输出电压的能力。此外，INTVDD电压产生器200可以任何想要的方式进行内部供应电压INTVDD与外部电压VDDQ之间的选择。如图3所示，可通过连接器250或260进行内部供应电压INTVDD或外部电压VDDQ的选择。或者，可通过一内部暂存器设定内部供应电压INTVDD或外部电压VDDQ的选择。或者，可设计一电路自。

33、动选择较高的电压输出。或较内部供应电压INTVDD优先选择外部电压VDDQ输出、或产生一电压值为该两电压的函数值（例如两电压的平均值）的电压输出、或可以任何需求的方式进行选择，本发明不以此为限。0067请再参照图3。如图3所示，可通过提供一使能信号EN至INTVDD电压产生器200，并在快闪存储器装置与其他操作在不同供应电压例如18伏特的集成电路一起使用时，触发使能信号EN以使能INTVDD电压产生器200进行操作，否则，则不触发使能信号EN。或者，可连续触发使能信号EN以使INTVDD电压产生器200连续进行操作。抑或可将INTVDD电压产生器200设计为不包含使能电路以维持连续进行操作。通。

34、过触发使能信号EN，开路OPEN偏压电路210中的N通道MOSFET216、比较器220中的P通道MOSFET223以及驱动电路230中的P通道MOSFET236，从而使能该等电路的功能。同时，源极随耦器240中的N通道MOSFET248关路CLOSE，从而允许源极随耦器240和由电阻器244、246组成的分压电路运作其功能。内部供应电压INTVDD的电位是由电阻器244、246的电阻比值决定。当内部供应电压INTVDD偏移一特定电压值，使能比较器220以校正该偏移值。举例来说，当内部供应电压INTVDD低于平衡电位值（例如18伏特）时，电压RV的变小会使得电压VR增加。电压VR的增加会降低驱。

35、动电路230的输出电压，使得源极随耦器240增加其电压输出（即内部供应电压INTVDD），并导致电压RV增加直到内部供应电压INTVDD回到平衡电位值。另一方面，当内部供应电压INTVDD高于平衡电位值时，电压RV的增加会使得电压VR变说明书CN104134462A7/8页10小。电压VR的降低会增加驱动电路230的输出电压，使得源极随耦器240降低其电压输出（即内部供应电压INTVDD），并导致电压RV变小直到内部供应电压INTVDD回到平衡电位值。0068图4是一输入缓冲器300的示范性电路概要图，输入缓冲器300可适用于图2的可选电位缓冲器170。当输入IN_PAD耦接一操作在高供应电压。

36、（例如3伏特）的集成电路时，由VDD供电的输入缓冲器350可以任一合适的方式被选择，例如是通过高供应电压选择位元（SELECTIONBIT）EN30V选择。输入缓冲器350可以任一合适的方式实施，例如是使用两个CMOS反相器。输入缓冲器350的输出通过连接器360提供至输出脚位DIN。此时，输入缓冲器304的输入可选择性地通过一连接器（未显示，例如是金属选项）接地。然而，当输入IN_PAD耦接一操作在低供应电压（例如18伏特）的集成电路时，由INTVDDVDDQ供电的输入缓冲器304可以任一合适的方式被选择，例如是通过低供应电压选择位元EN18V选择。此时，输入缓冲器304的输入可通过连接器3。

37、02耦接至输入IN_PAD。输入缓冲器304可以任一合适的方式实施，例如是使用两个CMOS反相器。输入缓冲器304的输出被提供至电位位移器310。电位位移器310的左分支电路是由P通道MOSFET311、313以及N通道MOSFET315组成，而其右分支电路则是由P通道MOSFET312、314以及N通道MOSFET316组成。该左分支电路及右分支电路为交叉耦合。该电位位移器310的高电压输出是通过MOSFET313和315的漏极提供，并供应至由VDD供电的一缓冲器330。缓冲器330的输出通过连接器340被提供至输入缓冲器300的输出脚位DIN。连接器360、302及340例如是通过一金属选。

38、项实施。0069在双供应电压操作下，输入缓冲器304的输出被供应至该左分支电路中MOSFET313的栅极，且其反向输出通过由INTVDDVDDQ供电的反相器320而被供应该右分支电路中MOSFET314的栅极。当输入缓冲器304的输出电压为18伏特时，N通道MOSFET315导通且P通道MOSFET311关闭使得电位位移器310闩锁至接地电位，该接地电位被供应至缓冲器330。然而，当输入缓冲器304的输出电压为0伏特时，N通道MOSFET315关闭且P通道MOSFET311和313导通使得电位位移器310闩锁至VDD电位（例如3伏特），且将该VDD电位供应至缓冲器330。0070图5是一输出缓。

39、冲器400的示范性电路概要图，该电路概要图可适用于图2的可选电位缓冲器170。输出缓冲器400可由INTVDDVDDQ供电以在双供应电压操作，或由VDD供电以在单供应电压操作。其中，供电方式的选择可由金属选项实现。信号DOUT_P和DOUT_N由前一级反相器驱动。在一些通过控制电压升降斜率，以最小化VDD和/或GND颤动BOUNCE的电路设计中，当DOUT_P和DOUT_N具有相同极性时，DOUT_P和DOUT_N可为分别独立的信号。0071图6是一实现图5的输出缓冲器的电路概要图。该输出缓冲器由一P通道MOSFET410与一N通道MOSFET420串联组成。数据信号DOUT_P被供应至MOS。

40、FET410的栅极，且反相数据信号DOUT_N被供应至MOSFET420的栅极。输出OUT_PAD取自MOSFET410与MOSFET420互相连接的漏极。数据信号DOUT_P的电压可为0伏特或3伏特，同时MOSFET410源极上的电压可为3伏特或18伏特。虽然DOUT_P的电压可能高过INTVDD或VDD，MOSFET410仍可有效地关闭，因此电压大小上的差异不影响正确操作。0072虽然上述实施例是使用金属选项作为进行选择的方式，这些选择的方式亦可选择位元（OPTIONBIT）、状态暂存器位元（STATUSREGISTERBIT）、三态缓冲器（TRISTATE说明书CN104134462A1。

41、08/8页11BUFFERS）或其他的形式取代。举例来说，该可选电位缓冲器170（图2）于VDD、INTVDD和VDDQ之间的选择可由选择位元或状态暂存器位元实行。举例来说，在缓冲器330和输入缓冲器350之间的选择可通过使用由NAND熔线选择位元控制的三态缓冲器达到。0073虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。举例来说，虽然本发明主要是以SPINAND快闪存储器作为实施例进行描述，熟此技艺者可广泛应用至所有类型的快闪存储器中。然而，在此提供的具体数值仅用以说明，实际实施可依需求进行变化。同时，实施例中的所述电路虽具体描述了PMOS和NMOS晶体管，但不限于此，在一些其他的实施方式中MOSFET的型态为可变的。另外，实施例中所述的负载为电阻与熔线，但亦可用其他形式的负载作为替换。任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。说明书CN104134462A111/5页12图1说明书附图CN104134462A122/5页13图2说明书附图CN104134462A133/5页14图3说明书附图CN104134462A144/5页15图4图5说明书附图CN104134462A155/5页16图6说明书附图CN104134462A16。