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本发明提供一种半导体存储装置。半导体存储装置包括生成正确的钳位电压的钳位电压生成电路（200）。钳位电压生成电路包括：仿真用晶体管（220），漏极耦合于VDD电源，源极耦合于节点（N5），钳位电压耦合于栅极；电流设定电路（230），连接于节点（N5）与接地电位之间，对从节点（N5）流至接地电位的电流进行设定；以及调节器（210），输入从节点（N5）反馈的电压与基准电压（VREF），并输出VCLMP电压。电流设定电路（230）可复制位线（BL）的电流，可使仿真用晶体管（220）近似于电荷转移晶体管（TG）。

1.  一种半导体存储装置，包括钳位电压生成电路，所述钳位电压生成电路向耦合于位线的读出节点的电荷转移晶体管提供钳位电压，所述半导体存储装置的特征在于，
所述钳位电压生成电路包括：
晶体管，漏极耦合于第1电位，源极耦合于节点，钳位电压耦合于栅极；
电流设定构件，连接于所述节点与第2电位之间，对从所述节点流至所述第2电位的电流进行设定；以及
恒电压输出构件，输入从所述节点反馈的电压与基准电压，以所述反馈的电压一致于所述基准电压的方式来控制所述钳位电压的输出。

2.  根据权利要求1所述的半导体存储装置，其特征在于，
所述电流设定构件设定所述晶体管的漏极电流。

3.  根据权利要求1或2所述的半导体存储装置，其特征在于，
所述电流设定构件包括并联连接的多个电流设定用晶体管、及分别串联连接于所述多个电流设定用晶体管的电流源，所述电流设定构件通过使从所述多个电流设定用晶体管之中选择的电流设定用晶体管导通来设定电流。

4.  根据权利要求1或2所述的半导体存储装置，其特征在于，
闪速存储器还预先存储复制有位线的电流的复制数据，所述电流设定构件基于所述复制数据来设定电流。

5.  根据权利要求4所述的半导体存储装置，其特征在于，
所述复制数据是存储在每个半导体芯片的熔丝寄存器。

6.  根据权利要求3所述的半导体存储装置，其特征在于，
所述电流设定构件基于所述复制数据来选择要导通的电流设定用晶体管。

7.  根据权利要求1所述的半导体存储装置，其特征在于，
所述电流设定构件在开始经由所述电荷转移晶体管来对位线进行预充电的固定期间内，设定相对较大的漏极电流，在所述开始期间结束后设 定电流，所述电流仿真所述电荷转移晶体管的漏极电流。

8.  根据权利要求7所述的半导体存储装置，其特征在于，
所述相对较大的漏极电流被预先存储于存储器中。

9.  根据权利要求1所述的半导体存储装置，其特征在于，
所述第1电位与供给至所述读出节点的电位相等，所述晶体管的漏极电流与所述电荷转移晶体管的漏极电流相等。

10.  根据权利要求1所述的半导体存储装置，其特征在于，
所述恒电压输出构件包括调节器，所述调节器对非反转输入端子输入所述基准电压，对反转输入端子输入所述反馈的电压，并输出所述钳位电压。

11.  根据权利要求1所述的半导体存储装置，其特征在于，
所述恒电压输出构件包括基于所选择的电流值来生成所述基准电压的电流镜电路，所述电流镜电路耦合于大于所述第1电位的第3电位。

半导体存储装置
技术领域
本发明涉及一种与非（Not AND，NAND）型闪速存储器（flash memory）等半导体存储装置的电压生成电路，尤其涉及一种生成可用于位线钳位电压（bit line clamp voltage）等的电压的电压生成电路。
背景技术
在闪速存储器的读出动作中，对位线进行预充电之后，从读出放大器（sense amplifier）切断位线，在位线上生成与存储单元的数据状态相应的电位，通过读出放大器来检测该位线的电位。在位线与读出放大器之间，连接有电荷转移晶体管，该电荷转移晶体管用于控制对位线的预充电及位线的电荷转移。电荷转移晶体管的动作根据由钳位电压生成电路所生成的钳位电压而受到控制。
一般而言，钳位电压生成电路为了判定数据“0”或“1”，必须生成低电压的钳位电压。因此，某现有的钳位电压生成电路是使用阈值低的固有（intrinsic）型晶体管而构成，但此种晶体管存在阈值的不均大的缺点。为了避免此问题，在专利文献1中，揭示有一种钳位电压生成电路，其在电流镜电路的输入段与接地电位之间设置电阻分压电路，在电阻分压电路的输出与电流镜电路的输出段之间设置电位设定电路，从电流镜电路的输出段生成钳位电压。
而且，为了防止存储单元所存储的数据的误读出，专利文献2揭示有图1所示的钳位电压生成电路。如该图1所示，电荷转移晶体管30的一端连接于位线BL，另一端连接于读出放大器20。电荷转移晶体管30的栅极连接于钳位电压生成电路10。钳位电压生成电路10具备恒电流源14、作为开关元件的N沟道金属氧化物半导体（N-channel Metal Oxide Semiconductor，NMOS）晶体管12及NMOS晶体管13、具有与电荷转移晶体管30相同的阈值电压的NMOS晶体管15、及可变电阻器16。
读出放大器20具备NMOS晶体管21、电容器22及锁存电路（latch circuit）23。NMOS晶体管21的漏极连接于电源节点VDD/VSS，源极连接于读出节点TDC，NMOS晶体管21将读出节点TDC设定为电源电压VDD及接地电压VSS中的任一者。
在读出动作中，起先，通过钳位电压生成电路10将位线BL充电至预充电电压VPRE。具体而言，晶体管12导通，晶体管13关闭。可变电阻器16的电阻值是以该可变电阻器16的压降达到预充电电压VPRE的方式来进行设定。借此，对电荷转移晶体管30的栅极，施加“VPRE+Vth”作为BL钳位电压BLCLAMP。此时，读出节点TDC被充电至电源电压VDD。电荷转移晶体管30在位线BL达到预充电电压VPRE的时点关闭。
继而，晶体管12关闭，晶体管13导通，对电荷转移晶体管30的栅极施加0V作为钳位电压BLCLAMP，电荷转移晶体管30关闭，位线BL成为浮动状态。继而，对选择字线施加读出电压，对非选择字线施加读出通过电压，选择晶体管ST1及选择晶体管ST2导通，源极线CELSRC例如为0V。
继而，钳位电压生成电路10生成电压“Vsen+Vth”作为钳位电压BLCLAMP。这是通过将可变电阻器16的压降设定为读出电压Vsen而实现。当选择存储单元导通时，位线BL放电，位线BL的电压变成读出电压Vsen以下，电荷转移晶体管30导通。当电荷转移晶体管30导通时，被充电至电源电压VDD的读出节点TDC放电。读出放大器20判定选择存储单元的存储数据为“1”，并将该判定结果保持于锁存电路23中。
现有技术文献
专利文献
专利文献1：日本专利特开2007-164891号公报
专利文献2：日本专利特开2011-181157号公报
图2表示现有的其他钳位电压生成电路。钳位电压生成电路10A是形成于闪速存储器的周边电路区域中，且包含电流设定电路40、电流镜电路50、60、70、仿真电荷转移晶体管的晶体管80、及轨对轨放大器（Rail to Rail Amplifier）90等而构成。
电流设定电路40具有并联连接的多个NMOS晶体管（图例中为4个 晶体管TR1～晶体管TR4）、以及串联连接于多个晶体管TR1～晶体管TR4的恒电流源41～恒电流源44。各晶体管TR1～晶体管TR4的导通/关闭是根据被输入至各自的栅极的钳位控制信号CLMP1～钳位控制信号CLMP4而受到控制。而且，恒电流源41～恒电流源44例如为流过1μA、2μA、4μA、8μA的恒电流。通过钳位控制信号CLMP1～钳位控制信号CLMP4的16种组合，例如可在节点CSUM生成1μA至16μA为止的以1μA分级（step）的16种电流。
电流镜电路50包含连接于VDD电源（例如2.4V）的一对P沟道金属氧化物半导体（P-channel Metal Oxide Semiconductor，PMOS）晶体管，一对PMOS晶体管的共用栅极连接电流设定电路40的节点CSUM。借此，在电流镜电路50的节点N1上，流经有与节点CSUM的电流相等的电流，从而可使1μA至16μA为止的以1μA分级的电流流经该节点N1。
电流镜电路60包含连接于地线的一对NMOS晶体管，一对NMOS晶体管的共用栅极连接于节点N1。借此，在电流镜电路60的节点N2处，生成与节点N1的电流相等的电流，从而可使1μA至16μA为止的以1μA分级的电流流经节点N2。
电流镜电路70包含连接于Vd电源（例如6V）的一对PMOS晶体管，一对PMOS晶体管的共用栅极连接于节点N2。而且，在一对PMOS晶体管上，串联连接有一对PMOS晶体管，对其栅极施加偏压信号PBIAS。当钳位电压生成电路10A动作时，偏压信号PBIAS成为L电平，PMOS晶体管导通。借此，在电流镜电路70的节点N3处，生成与节点N2的电流相等的电流，从而可使1μA至16μA为止的以1μA分级的电流流经节点N3。
在电流镜电路70的输出段的节点N3上，分别串联连接有仿真电荷转移晶体管TG的NMOS晶体管80、电阻R1、R2。晶体管80为栅极连接于漏极的二极管连接，晶体管80的阈值电压Vth、即压降与电荷转移晶体管TG的阈值电压相等。通过适当选定电源Vd、电阻R1、R2的值，例如可在节点N4处生成与节点CSUM的电流值对应的0.1V至1.6V为止的以0.1V分级的电压。例如，当由电流设定电路20设定0.8μA时，生成0.8V，当设定1.2μA时，生成1.2V。因而，可在节点N3处生成 加上晶体管80的阈值电压Vth的、0.1V+Vth至1.6V+Vth为止的以0.1V分级的基准电压VREF。
对于轨对轨放大器90的非反转输入端子（non-inverted input terminal），输入节点N3的电压作为基准电压VREF，对于反转输入端子（inverted input terminal），负反馈該轨对轨放大器90的输出。轨对轨放大器90作为模拟输出缓冲器发挥功能，该模拟输出缓冲器输出与所输入的基准电压VREF大致相等的VCLMP（钳位）电压，VCLMP电压被施加至与页面缓冲器（page buffer）/读出电路内的多个位线连接的多个电荷转移晶体管的栅极。
接下来，对钳位电压生成电路的动作进行说明。图3表示基准电压VREF（节点N3）、VCLMP电压及位线BL的电压波形。在时刻T1，开始位线的预充电。此时，VCLMP电压例如被设定成如1.2V+Vth，对读出节点SNS供给VDD电位。通过VCLMP电压，电荷转移晶体管TG导通，对于位线BL，从读出节点SNS预充电VCLMP-Vth、即1.2V。
接下来，当时刻T2结束预充电时，对于所选择的字线，施加电压Vcg（例如0V），对于非选择字线，施加Vpass电压，通过选择栅极线SGD、SGS，选择晶体管导通。当存储单元MCn中存储有数据“0”时，存储单元MCn关闭，位线BL的预充电电位几乎不发生变化，但当存储单元MCn中存储有数据“1”时，存储单元MCn导通，位线BL的放电开始。
接下来，在时刻T3～时刻T4的期间，进行读出节点SNS的读出。VCLMP电压例如被设定为0.8V+Vth。如上所述，例如，VCLMP电压可在0.1V+Vth～1.6V+Vth的范围内以0.1V的分级来选择，VCLMP电压可通过设定电流设定电路110的节点CSUM的电流（1μA～16μA）而获得。如此，当数据为“0”时，电荷转移晶体管TG不导通，因此读出节点SNS仍为VDD，当数据为“1”时，电荷转移晶体管TG导通，读出节点SNS的电位下降。
若节点N4的电压等于位线BL的电压，且晶体管150的阈值电压Vth等于电荷转移晶体管TG的阈值电压，将正确仿真出电荷转移晶体管TG的源极/漏极间电压，VCLMP电压可成为正确的读出电平。然而，实际上，被仿真的晶体管80的源极/漏极间电压为节点N3与节点N4，有时未必与 电荷转移晶体管TG的源极/漏极间电压一致，从而与正确的读出电平不一致。
图4是仿真全域位线（Global Bit Line，GBL）及VCLMP电压（节点N4）的图表，横轴表示代码，纵轴表示GBL（Global Bit Line）及VCLMP电压（节点N4）的差值。另外，横轴的代码表示4位的钳位控制信号CLMP1～钳位控制信号CLMP4的仿真结果。由该图表明确可知的是，差值电压从理想目标即0V偏离0.2V～0.3V左右，且存在不均。另外，节点N4的VCLMPMVT电压被用于测定或评价电路特性。
如此，由于在页面缓冲器侧决定读出电平的电荷转移晶体管TG的源极/漏极间电压的条件，与在周边电路区域侧的钳位电压产生电路内仿真电荷转移晶体管TG的仿真晶体管80的源极/漏极间电压的条件不一致，因此最终生成的VCLMP电压发生偏离，而且该电压本身可能会发生不均。若决定读出电平的VCLMP电压发生不均，则会直接造成存储单元的阈值电压Vth的不均，从而对存储单元的阈值分布造成不良影响。
发明内容
本发明的目的在于提供一种半导体存储装置，其具有电压生成电路，所述电压生成电路生成正确的钳位电压。
本发明的半导体存储装置包括钳位电压生成电路，该钳位电压生成电路向电荷转移晶体管提供钳位电压，所述电荷转移晶体管耦合于位线的读出节点，其中，所述钳位电压生成电路包括：晶体管，漏极耦合于第1电位，源极耦合于节点，钳位电压耦合于栅极；电流设定构件，连接于所述节点与第2电位之间，对从所述节点流至第2电位的电流进行设定；以及恒电压输出构件，输入从所述节点反馈的电压与基准电压，以所述反馈的电压一致于所述基准电压的方式来控制所述钳位电压的输出。
根据依实施方式，所述电流设定构件设定所述晶体管的漏极电流。较佳的是，所述电流设定构件包括并联连接的多个电流设定用晶体管、及分别串联连接于所述多个电流设定用晶体管的电流源，所述电流设定构件通过从所述多个电流设定用晶体管之中，使选择的电流设定用晶体管导通来设定电流。此外，在另一实施方式，闪速存储器还预先存储复制有位线的 电流的复制数据，所述电流设定构件基于所述复制数据来设定电流。其中，复制数据是存储在每个半导体芯片的熔丝寄存器（fuse register）。此外，所述电流设定构件基于所述复制数据来选择要导通的电流设定用晶体管。在上述实施方式中，所述电流设定构件在开始经由所述电荷转移晶体管来对位线进行预充电的固定期间内，设定相对较大的漏极电流，在该开始期间结束后，设定仿真所述电荷转移晶体管的漏极电流的电流。其中，所述相对较大的漏极电流被预先存储于存储器中是较佳的。另外，所述第1电位与供给至所述读出节点的电位相等，所述晶体管的漏极电流与所述电荷转移晶体管的漏极电流相等。所述恒电压输出构件包括调节器，该调节器对非反转输入端子输入所述基准电压，对反转输入端子输入所述反馈的电压，并输出所述钳位电压。此外，所述恒电压输出构件包括基于所选择的电流值来生成所述基准电压的电流镜电路，所述电流镜电路耦合于大于所述第1电位的第3电位。
（发明的效果）
根据本发明，可通过电流设定构件来复制位线的电流，从而容易使仿真用晶体管的条件近似于电荷转移晶体管的条件。借此，可更准确地将減少不均的钳位电压供给至电荷转移晶体管。
附图说明
图1是表示现有的闪速存储器的钳位电压生成电路的图。
图2是表示现有的闪速存储器的钳位电压生成电路的图。
图3是表示VCLMP电压及位线的电压波形的图。
图4是对在检测读出节点的电压时从图2所示的钳位电压生成电路输出的钳位电压的偏差状态进行说明的图表。
图5是表示本发明的实施例的闪速存储器的一结构例的方块图。
图6是表示本发明的实施例的NAND串的结构的电路图。
图7是表示对本实施例的闪速存储器的各部分施加的电压的一例的图。
图8是表示本发明的实施例的钳位电压生成电路的图。
图9是对本发明的实施例的钳位电压生成电路的动作进行说明的图。
图10是表示本发明的实施例的钳位电压生成电路的动作波形的图。
其中，附图标记说明如下：
10、10A：钳位电压生成电路
12、13、15、21：NMOS晶体管
14：恒电流源
16：可变电阻器
20：读出放大器
22：电容器
23：锁存电路
30、TG：电荷转移晶体管
40：电流设定电路
41～44：恒电流源
50、60、70：电流镜电路
80：仿真用晶体管
90：轨对轨放大器
100：闪速存储器
110：存储器阵列
111～114、231～234：电流源
120：输出/输入缓冲器
130：地址寄存器
140：数据寄存器
150：控制器
160：字线选择电路
170：页面缓冲器/读出电路
180：列选择电路
182：周边电路
190：内部电压产生电路
200：钳位电压生成电路
210：恒电压输出电路（调节器）
220：仿真用晶体管
230：第2电流设定电路
Ax：行地址信息
Ay：列地址信息
BL、GBL0～GBLn：位线
BLCLAMP：BL钳位电压
BLK（0）～BLK（m）：区块
C1、C2、C3：控制信号
CELSRC：源极线
CLMP1～CLMP8：钳位控制信号
CSUM、N1～N5：节点
Ids、I'ds：漏极电流
MC0～MC31、MCn：存储单元
NU：串单元
PBIAS：偏压信号
R1、R2：电阻
SGD、SGS：选择栅极线
SL：共用源极线
SNS、TDC：读出节点
T1～T4：时刻
TD：位线选择晶体管
TR1～TR8：晶体管
TS：源极线选择晶体管
Vcg：电压
VCLMP：电压
VCLMPMVT：電压
Vd：电源
Vers：擦除电压
VDD：电源电压
WL0～WL31：字线
VPRE：预充电电压
Vprog：编程电压
Vpass：通过电压
Vread：读出通过电压
VREF：基准电压
VSS：接地电压
Vth：阈值
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，应留意的是，附图中，为了便于理解而强调表示各部分，与实际装置的比例并不相同。
[实施例]
图5是表示本发明的实施例的闪速存储器的结构的方块图。但是，此处所示的闪速存储器的结构仅为例示，本发明未必限定于此种结构。
本实施例的闪速存储器100包括：存储器阵列110，形成有排列成行列状的多个存储单元；输出/输入缓冲器120，连接于外部输出/输入端子I/O，保持输出/输入数据；地址寄存器130，接收来自输出/输入缓冲器120的地址数据；数据寄存器140，保持输出/输入的数据；控制器150，供给控制信号C1、C2、C3等，该控制信号C1、C2、C3等是基于来自输出/输入缓冲器120的命令数据及外部控制信号（未图示的芯片使能或地址锁存使能等）来控制各部分；字线选择电路160，对来自地址寄存器130的行地址信息Ax进行解码，并基于解码结果来进行区块的选择及字线的选择等；页面缓冲器/读出电路170，保持从由字线选择电路160所选择的页面读出的数据，或者保持对所选择的页面的写入数据；列选择电路180，对来自地址寄存器130的列地址信息Ay进行解码，并基于该解码结果来选择页面缓冲器170内的列数据；周边电路182，形成有钳位电压生成电路等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的电压（编程电压Vprog、通过电压Vpass、读出通过电压Vread、擦除电压Vers等）。
存储器阵列110具有沿列方向配置的多个区块BLK（0）、BLK（1）、…、BLK（m）。在区块的一个端部，配置有页面缓冲器/读出电路170。但是，页面缓冲器/读出电路170也可配置于区块的另一端部或者两侧的端部。
在1个存储器区块中，如图6所示，形成有多个将多个存储单元串联连接而成的NAND串单元NU，在1个存储器区块内，沿行方向排列有n+1个串单元NU。串单元NU包括串联连接的多个存储单元MCi（i=0、1、…、31）、连接于一端部的存储单元MC31的漏极侧的选择晶体管TD、及连接于另一端部的存储单元MC0的源极侧的选择晶体管TS，选择晶体管TD的漏极连接于对应的1个位线GBL，选择晶体管TS的源极连接于共用的源极线SL。
存储单元MCi的控制栅极连接于字线WLi，选择晶体管TD、TS的栅极连接于与字线WL平行的选择栅极线SGD、SGS。字线选择电路160在基于行地址Ax来选择存储器区块时，经由该存储器区块的选择栅极信号SGS、SGD来选择性地驱动选择晶体管TD?TS。
存储单元典型的是具有MOS结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成于P井内；隧道氧化膜，形成于源极/漏极间的沟道上；浮动栅极（电荷蓄积层），形成于隧道氧化膜上；以及控制栅极，经由介电膜而形成于浮动栅极上。当浮动栅极中未蓄积有电荷时，即写入有数据“1”时，阈值成为负状态，存储单元为常通。当在浮动栅极中蓄积有电子时，即写入有数据“0”时，阈值转变（shift）为正，存储单元为常断。
图7是表示在闪速存储器的各动作时施加的偏压电压的一例的表格。在读出动作中，对位线施加某正电压，对所选择的字线施加某电压（例如0V），对非选择字线施加通过电压Vpass（例如4.5V），对选择栅极线SGD、SGS施加正电压（例如4.5V），使位线选择晶体管TD、源极线选择晶体管TS导通，对共用源极线施加0V。在编程（写入）动作中，对所选择的字线施加高电压的编程电压Vprog（15V～20V），对非选择的字线施加中间电位（例如10V），使位线选择晶体管TD导通，使源极线选择晶体管TS关闭，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作中，对区块内的所选择的字线施加0V，对P井施加高电压（例如20V），将浮动栅极的电子抽出至基板，借此，以区块为单位来擦除数据。
接下来，图8表示本发明的实施例的钳位电压生成电路。在本实施例的钳位电压生成电路200中，对于与图2所示的钳位电压生成电路10A相同的结构标注相同的参照符号，并省略重复说明。
本实施例的钳位电压生成电路200是形成于闪速存储器100的周边电路 182内，在钳位电压生成电路200内生成的VCLMP（钳位）电压，被供给至与页面缓冲器/读出电路170内的n+1个位线分别连接的电荷转移晶体管TG的栅极。
本实施例的钳位电压生成电路200去除了图2所示的钳位电压生成电路10A的仿真用晶体管80，取而代之，在恒电压输出电路210的输出端设置有仿真用晶体管220。优选的是，恒电压输出电路210是包含输出恒电压的调节器而构成，对调节器210的非反转输入端子，输入节点N3的基准电压VREF，对反转输入端子，反馈仿真用晶体管220的源极、即节点N5的电压。调节器210根据该反馈受到控制，以输出VREF+Vth的VCLMP电压。
在VDD电源与节点N5之间，串联连接有仿真用NMOS晶体管220。即，晶体管220的漏极连接于VDD电源，源极连接于节点N5，且调节器210的VCLMP电压被供给至该晶体管220的栅极。当晶体管220导通时，节点N5开始充电，该情况被反馈输入至调节器210。调节器210以节点N5的电压与基准电压VREF相等的方式来控制VCLMP电压。节点N5的电压相当于VREF，因此VCLMP电压被反馈控制成VREF+Vth。
与仿真用晶体管220串联连接有第2电流设定电路230。第2电流设定电路230具有与电流设定电路40类似的结构，但第2电流设定电路230可设定比电流设定电路40更细微的电流值。第2电流设定电路230是包括多个并联连接的NMOS晶体管（此处为4个晶体管TR5～晶体管TR8）及分别串联连接于各晶体管的4个电流源231～电流源234而构成。对于各晶体管TR5～晶体管TR8的栅极，分别输入钳位控制信号CLMP5～钳位控制信号CLMP8，各晶体管TR5～晶体管TR8分别导通/关闭。各恒电流源231～恒电流源234例如为流过0.125μA、0.25μA、0.5μA、1.0μA的恒电流。通过4位的钳位控制信号CLMP4～钳位控制信号CLMP8的16种组合，例如能以0.125μA的分级来设定0.125μA至2μA为止的电流。
第2电流设定电路230可复制读出时的页面缓冲器/读出电路内的位线BL的电流。在优选的实施方式中，为了防止半导体晶片（wafer）内的每个芯片的不均，对于各芯片，准备熔丝寄存器或熔丝只读存储器等，该熔丝寄存器或熔丝ROM用于存储钳位控制信号CLMP5～钳位控制信号CLMP8的二进制数据来作为复制数据。例如，在半导体晶片阶段，对从所选择的芯片或测试 用元件的位线放电的电流值等进行测定，基于该测定结果来修整熔丝，并于各芯片的熔丝寄存器内保存复制数据。而且，第1电流设定电路40的钳位控制信号CLMP1～钳位控制信号CLMP4的代码也可同样地存储于熔丝寄存器等中。并且，控制器150在进行读出时，可从熔丝寄存器读出钳位控制信号CLMP1～钳位控制信号CLMP4或钳位控制信号CLMP5～钳位控制信号CLMP8，以设定第1电流设定电路40及第2电流设定电路230的电流值。而且，在其他实施方式中，也可以闪速存储器的区块为单位而非以芯片为单位来存储钳位控制信号CLMP5～钳位控制信号CLMP8的二进制数据，在进行读出时，读出与所选择的页面对应的区块的钳位控制信号CLMP5～钳位控制信号CLMP8，以设定第2电流生成电路230的电流值。在更优选的实施方式中，对恒电压输出电路210的非反转输入端子输入的基准电压VREF（节点N3）可输出至外部或进行测定，以便设定钳位控制信号CLMP5～钳位控制信号CLMP8。
图9是对本实施例的钳位电压生成电路的动作进行说明的图。调节器210、即恒电压输出电路210根据节点N5的反馈，而输出基准电压VREF+Vth的VCLMP电压。VCLMP电压被供给至仿真用晶体管220的栅极，进而被供给至与页面缓冲器/读出电路170内的各位线BL连接的各电荷转移晶体管TG的栅极。第2电流生成电路230采用可将仿真用晶体管220的漏极电流I'ds调整为电荷转移晶体管TG的漏极电流Ids的结构，借此，可使电荷转移晶体管TG的漏极/源极间电压的条件与仿真用晶体管220的漏极/源极间电压的条件极为接近。借此，可抑制生成的VCLMP电压偏离目标电压。进而，通过第2电流生成电路230的钳位控制信号CLMP5～钳位控制信号CLMP8，使仿真用晶体管220的漏极电流一致于电荷转移晶体管的漏极电流，借此可抑制VCLMP电压的不均。
在更优选的实施方式中，本实施例的钳位电压生成电路200通过控制器150的控制，使读出时流经晶体管220的电流量I'ds为可变，借此，例如在预充电开始时，可使流经相对较大的漏极电流Imax而过驱动的位线BL的预充电时间缩短。第2电流设定电路230例如可基于从所述熔丝寄存器读出的钳位控制信号CLMP5～钳位控制信号CLMP8来设定漏极电流Imax（Imax=I'ds×k：k为任意系数）。或者，在熔丝寄存器中，也可存储成为漏极电 流Imax的钳位控制信号CLMP5～钳位控制信号CLMP8。
图10是表示预充电开始时的电压波形的图。在时刻T1，开始预充电，在时刻T2，通过过驱动的漏极电流达到峰值。基准电压VREF从时刻T1朝向时刻T2而上升，响应于此，VCLMP电压在时刻T2被过驱动至1.2V+Vth+α。通过该过驱动，在各位线BL中，在时刻T2或较该时刻T2稍迟的时刻，充电有预充电电压（1.2V）。虚线所示的曲线表示未进行此种过驱动时的现有的预充电时间。第2电流设定电路230以使增加后的电流Q+αμA流动的方式进行控制，以使得时刻T2达到峰值，随后，以使仿真的电流QμA流动的方式进行控制。
通过如本实施例般生成正确的位线的预充电电压，从而位线的放电时间的不均将单纯地成为存储单元固有的不均（依存于存储单元的阈值Vth）。因此，可正确地设定读出放大器的读出时间，从而可实现读出时间的缩短。
所述实施例中，示出了在读出时利用钳位电压生成电路的例子，但除此以外，也可在校验时利用该钳位电压生成电路。进而，在所述实施例中，示出了第1电流设定电路40及第2电流设定电路230包含4位的晶体管的例子，但晶体管也可包含多个位。进而，在所述实施例中，例示了存储二进制数据的存储单元的读出，但本发明也可适用于具有存储多进制数据的存储单元的闪速存储器。此时，钳位电压生成电路生成用于读出（sensing）多进制数据的VCLMP电压。进而，在所述实施例中，说明了闪速存储器的钳位电压生成电路，但在其他半导体存储器中也可利用该钳位电压生成电路。
对本发明的较佳实施方式进行了详述，但本发明并不限定于特定的实施方式，在申请专利范围所记载的本发明的主旨的范围内，可进行各种变形、变更。