半导体存储器件及 载有其和逻辑电路器件的半导体器件 【技术领域】
本发明涉及半导体存储器件，特别是涉及在动态随机存取存储器(DRAM)中，载有可在位线的预充电电位和位线对的电位的中间电位不同时高速进行预充电动作的电源块的半导体存储器件，还涉及载有这种半导体存储器件及逻辑电路器件的半导体器件。
背景技术
下面，参照附图说明现有技术中载有电源块的半导体存储器件的电路构成及动作。
图13为表示普通DRAM 1300的结构的功能框图。在图13中，1301为存储单元阵列，1302为存储单元阵列块，1303为电源块，1304为行解码器，1305为列解码器，1306为控制电路，1307为I/O缓冲器，CLK为外部时钟信号，NRAS为行地址选通脉冲信号，NCAS为列地址选通脉冲信号，NWE为写控制信号，ADDR为地址，REF为刷新控制信号，RAD为行地址信号，CAD为列地址信号，WEN为写使能信号，SE为存取控制信号，DI为数据输入信号，DO为数据输出信号，VCP为存储单元板极电压，VBP为位线预充电电压。
存储单元阵列1301中，包括多个存储单元阵列块1302。电源块1303向各存储单元阵列块1302提供位线预充电电压VBP以及存储单元板极电压VCP等存储单元阵列1301所需要的电压。
进一步，各存储单元阵列块1302由来自行解码器1304的位线预充电开始信号NEQ、读出放大器(sense amplifier)启动信号SAN、SAP、字线驱动信号WL[63:0]控制。另外，列解码器1305连接至各存储单元阵列块1302。
控制电路1306向行解码器1304提供存取控制信号SE、行地址信号RAD。控制电路1306向列解码器1305提供写使能信号WEN、列地址信号CAD。
外部时钟信号CLK、行地址选通脉冲信号NRAS、列地址选通脉冲信号NCAS、写控制信号NWE、地址ADDR、刷新控制信号REF被提供给控制电路1306。
列解码器1305连接至I/O缓冲器1307，而I/O缓冲器1307从外部接受数据输入信号DI，并向外部输出数据输出信号DO。
图14为存储单元阵列块1302的电路图。在图14中，1400为存储单元，1401为读出放大器，1402为位线预充电电路，BL[i](i＝0、1、2、…、n)为位线，/BL[i](i＝0、1、2、…、n)为与BL[i]形成对的位线，1403为存取晶体管，1404为电容器。
存储单元1400由一个P沟道晶体管1403和一个电容器1404构成。P沟道晶体管1403的源极连接至位线BL[i]或者/BL[i]，其漏极连接至电容器1404，字线驱动信号WL[i](i＝0、1、…)则被提供给其栅极。电容器1404的另一节点上被施加以存储单元板极电压VCP。
读出放大器1401为普通的交叉耦合方式的读出放大器，并连接至形成对的位线BL[i]、/BL[i]。读出放大器1401由读出放大器启动信号SAN、SAP控制。
预充电电路1402由三个P沟道晶体管构成，其中，一个晶体管的源极连接至位线BL[i]、漏极连接至/BL[i]、栅极被提供以位线预充电开始信号NEQ，一个晶体管地源极连接至位线BL[i]、漏极连接至位线预充电电压VBP、栅极连接至位线预充电开始信号NEQ，一个晶体管的源极被提供以位线预充电电压VBP、漏极连接至/BL[i]、栅极被提供以位线预充电开始信号NEQ(参见日本专利公开No.2003-157674)。
图15为传统的半导体存储器件中的电路模块及位线预充电电压VBP的电源布线网络的模式图。在图15中，1500为具有与图13中的存储单元阵列1301相同结构的存储单元阵列，1501为电源块，1502为电源装置(PU)，1503为充放电控制电路(CDC)，1504为基准电压发生电路(RVG)，1505为预充电电压激励电路(PVP)。
在存储单元阵列1500上，具有多个配置于存储单元阵列块1302内的、用于向位线预充电电路1402提供位线预充电电压VBP的电源布线。VBP[i](i＝0、1、2、…、n-1、n)为位线预充电电源布线，从距离电源块1501较近的一侧开始，为VBP[0]、VBP[1]、…、VBP[n-1]、VBP[n]。位线预充电电源布线VBP[i]，在各存储单元阵列块1302的上层的布线层中，在列的方向(图中实线所表示的方向)上排列。为降低阻抗，位线预充电电源布线VBP[i]在各自的行的方向上由金属布线连接(图中由虚线表示)。位线预充电电源布线VBP[i]配置为如上所述的网格状，并使用尽可能粗的布线。位线预充电电源布线VBP[i]被连接至位线预充电电压发生电路1504。
图16为表示图15所示的位线预充电电压发生电路1504(例如，参照日本专利公开No.2000-30450号公报)以及预充电电压激励电路1505的内部结构的电路图。在图16中，预充电电压激励电路1505由用于激励的电容器1600、第一P沟道晶体管1601、第二P沟道晶体管1602、第一N沟道晶体管1603、反向器1604、缓冲反向器1605构成。另外，CPND为电荷蓄积节点，AP、NAP、ACP为传输栅极连接信号。
用于激励的电容器1600的一个电极连接至第一P沟道晶体管1601、第二P沟道晶体管1602、以及第一N沟道晶体管1603的漏极，其另一电极下降为接地电位VSS。用于激励的电容器1600的静电容量Ccap，必须能够蓄积与在被同时预充电的位线对BL[n]、/BL[n]的总电容为Cb1时，可将位线对BL[n]、/BL[n]的电位充电至位线预充电基准电压VBPREF所必须的电荷，即(VBPREF-1/2VDD)×Cb1相等的电荷。在动作期间，考虑到由运算放大器1607提供的电荷部分，使用具有满足关系式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的静电容量Ccap的用于激励的电容器1600。
第一P沟道晶体管1601的栅极被施加以传输栅极连接信号AP，其源极被提供以电源电压VDD。第二P沟道晶体管1602的栅极上被施加以传输栅极连接信号NAP，其源极连接至位线预充电电源布线VBP[0]。第一N沟道晶体管1603的栅极上被施加以传输栅极连接信号AP，其源极连接至位线预充电电源布线VBP[0]。反向器1604接受传输栅极连接信号AP，并输出传输栅极连接信号NAP。缓冲反向器1605由偶数段的反向器串联连接形成，其接受传输栅极连接信号ACP，并输出传输栅极连接信号AP。
位线预充电电压发生电路1504由基准电压发生电路1606、运算放大器1607、P沟道晶体管1608构成。其中，VBPREF为位线预充电基准电压，VOUT为位线预充电保持电压，PEN为驱动使能信号。基准电压发生电路1606发生位线预充电基准电压VBPREF及位线预充电保持电压VOUT，位线预充电基准电压VBPREF被提供给运算放大器1607的反转输入端子(-)，而位线预充电保持电压VOUT被提供给位线预充电电源布线VBP[0]。运算放大器1607的非反转输入端子(+)连接至位线预充电电源布线VBP[0]。驱动使能信号PEN由运算放大器1607输出，并输入至P沟道晶体管1608的栅极。P沟道晶体管1608的源极上被提供以电源电压VDD，其漏极连接至位线预充电电源布线VBP[0]。
图17为表示图15所示充放电控制电路1503的内部结构的电路图。在图17中，1701为第一延迟元件，1702为第二延迟元件，1703为反向器，1704为NOR元件。第一延迟元件1701使位线预充电开始信号NEQ延迟一延迟时间τ1，并将其传送至第二延迟元件1702、NOR元件1704的一个输入端子。第二延迟元件1702将输入信号延迟一延迟时间τ2，并将其传送至反向器1703。反向器1703的输出信号被传送至NOR元件1704的另一个输入端子，NOR元件1704则输出传输栅极连接信号ACP。
下面，参照图18，说明在如上所述配置的半导体存储器件中位线预充电时的动作。
图18为表示在图14至图17中的各部分信号的电压及电流的时序图。
在位线预充电开始信号NEQ成为低电平、位线预充电电路1402被激活时，由读出放大器1401将电位分别设为VDD和VSS的位线对BL[n]、/BL[n]的电位被均衡，并被充电为1/2VDD的电位。位线预充电电路1402同时将位线对BL[n]、/BL[n]连接至位线预充电电源布线VBP[n]，并将其充电至位线预充电电压VBP。此时消耗电流，并发生电压下降。
当位线预充电电源布线VBP[n]中发生电压下降时，通过网格状连接的布线，电压下降同样被传递至位线预充电电源布线VBP[0]。在检测到该电压下降之后，位线预充电电压发生电路1504的运算放大器1607被激活，P沟道晶体管1608的流动电流ia增大之前需要花费时间。
在位线预充电开始信号NEQ成为高电平时，由于预充电电压激励电路1505中传输栅极连接信号AP为低电平，而NAP为高电平，因此第二P沟道晶体管1602、第一N沟道晶体管1603被关断(off)，而第一P沟道晶体管1601被导通(on)，电荷蓄积节点CPND被充电至高电平，电荷在用于激励的电容器1600中蓄积。
接下来，当位线预充电开始信号NEQ变为低电平时，在由充放电控制电路1503的第一延迟元件1701所确定的延迟时间τ1之后，传输栅极连接信号AP变为高电平，而NAP变为低电平，第一P沟道晶体管1601被关断，第二P沟道晶体管1602、第一N沟道晶体管1603被导通。这样，用于激励的电容器1600和位线预充电电源布线VBP[0]被电连接，电流ib流过。电荷蓄积节点CPND被充电至高电平，由于电流ib，位线预充电电源布线VBP[0]的电平急剧上升。
在经历了电平上升之后，运算放大器1607向使P沟道晶体管1608关断的方向改变动作，流动的电流ia变小之前需要花费时间。
此后，在由第二延迟元件1702所决定的延迟时间τ2之后，传输栅极连接信号AP变为低电平，而NAP变为高电平，第二P沟道晶体管1602、第一N沟道晶体管1603被关断，而第一P沟道晶体管1601被导通。电荷蓄积节点CPND被充电至高电平，准备下一个预充电动作。
这里，为使预充电动作在高速下进行，用于激励的电容器1600必须蓄积足够的电荷，因此作为用于激励的电容器1600，必须具备较大的尺寸。
为在下一个读出动作时进行稳定的读出，位线对BL[n]、/BL[n]的预充电动作必须在预定的时间内进行，而在传统的半导体存储器件中，为在预定时间内进行预充电动作，就必须使用较大尺寸的用于激励的电容器1600来进行激励动作，因此，减小芯片面积是非常困难的。
【发明内容】
本发明考虑到这样的问题，其目的在于提供用较小尺寸的用于激励的电容器也能高速进行预充电动作的、可以减小芯片面积的半导体存储器件。
为实现上述目的，根据本发明的第一半导体存储器件，包括多个存储单元、与多个存储单元连接的位线对、用于根据第一控制信号(NEQ)将位线对预充电至预定的预充电电压(VBP)的多个预充电电路、及向多个预充电电路提供用于预充电的电压的位线预充电电压发生装置，位线对的均衡电压和预充电电压不同，其特征在于位线预充电电压发生装置包括：
发生预充电电压后将其提供给多个预充电电路的预充电电压发生电路，及
预充电电压激励电路，具有用于激励的电容器、将用于激励的电容器的第一电极连接至第一电源(VDD)的第一开关、将第一电极连接至预充电电压发生电路的输出节点的第二开关、将用于激励的电容器的第二电极连接至第一电源的第三开关、将第二电极连接至第二电源(VSS)的第四开关、及控制第一、第二、第三及第四开关的开/关的控制电路。
通过这样的结构，即使用于激励的电容器的尺寸比较小，也能高速进行位线的预充电动作。
另外，在第一半导体存储器件中，第一、第二、第三及第四开关和用于激励的电容器最好由MOS晶体管构成。这样，可以较容易地将位线预充电电压发生装置搭载到MOS集成电路中。
另外，第一半导体存储器件最好具有多个栅极氧化膜厚度，第一、第二、第三及第四开关和用于激励的电容器最好由栅极氧化膜厚度较厚的MOS晶体管构成。这样，可以在DRAM的字线信号和预充电开始信号等高电压下驱动电路。
另外，第一半导体存储器件最好具有多个栅极氧化膜厚度，第一、第二、第三及第四开关和用于激励的电容器最好由栅极氧化膜厚度较薄的MOS晶体管构成。这样，可以形成在低电压下驱动能力较高的晶体管和面积较小的用于激励的电容器，实现低耗电。
另外，在第一半导体存储器件中，预充电电压激励电路的控制电路只在预充电时，或者从预充电开始的一定时间内，将第二开关和第三开关控制为导通，在其余时间，将第一开关和第四开关控制为导通。这样，可以将用于激励的电容器的电荷输送至位线对，使位线对的电位快速地达到所期望的电位。
为了实现上述目的，根据本发明的第二半导体存储器件，包括多个存储单元、与多个存储单元连接的位线对、用于根据第一控制信号(NEQ)将位线对预充电至预定的预充电电压(VBP)的多个预充电电路、及向多个预充电电路提供用于预充电的电压的位线预充电电压发生装置，位线对的均衡电压和预充电电压不同，其特征在于位线预充电电压发生装置包括：
发生预充电电压后将其提供给多个预充电电路的预充电电压发生电路，及
预充电电压激励电路，具有用于激励的电容器、将用于激励的电容器的第一电极连接至第一电源(VDD)的第一开关、将第一电极连接至预充电电压发生电路的输出节点的第二开关、及控制第一及第二开关的开/关的控制电路，利用第二控制信号(EXCP)驱动用于激励的电容器的第二电极。
通过这样的结构，在第一半导体存储器件的优点之外，还可以减少部件的数量，进一步减小芯片的面积。
为了实现上述目的，根据本发明的第三半导体存储器件，包括多个存储单元、与多个存储单元连接的位线对、用于根据第一控制信号(NEQ)将位线对预充电至预定的预充电电压(VBP)的多个预充电电路、及向多个预充电电路提供用于预充电的电压的位线预充电电压发生装置，位线对的均衡电压和预充电电压不同，其特征在于位线预充电电压发生装置包括：
发生预充电电压后将其提供给多个预充电电路的预充电电压发生电路，及
预充电电压激励电路，具有用于激励的电容器、将用于激励的电容器的第一电极连接至第一电源(VDD)的第一开关、将第一电极连接至预充电电压发生电路的输出节点的第二开关、及控制第一及第二开关的开/关的控制电路，利用第二控制信号(EXCP)驱动用于激励的电容器的第二电极，
第二控制信号在作为被送至预充电电路的位线预充电开始信号的第一控制信号被激活期间内上升。
通过这样的结构，在第二半导体存储器件的结构的优点之外，不会向用于激励的电容器的第一电极施加过电压，而且用于激励的电容器的电荷可以被高效率地输送到位线对。
为了实现上述目的，根据本发明的第四半导体存储器件，包括多个存储单元、与多个存储单元连接的位线对、用于根据第一控制信号(NEQ)将位线对预充电至预定的预充电电压(VBP)的多个预充电电路、及向多个预充电电路提供用于预充电的电压的位线预充电电压发生装置，位线对的均衡电压和预充电电压不同，其特征在于位线预充电电压发生装置包括：
发生预充电电压后将其提供给多个预充电电路的预充电电压发生电路，及
预充电电压激励电路，具有用于激励的电容器、将用于激励的电容器的第一电极连接至第一电源(VDD)的第一开关、将第一电极连接至预充电电压发生电路的输出节点的第二开关、及控制第一及第二开关的开/关的控制电路，利用第二控制信号(EXCP)驱动用于激励的电容器的第二电极，
第二控制信号在作为被送至预充电电路的位线预充电开始信号的第一控制信号被激活后的预定的延迟时间之后，用与第一控制信号的转变时间相比更长的时间上升。
通过这样的结构，在第二半导体存储器件的结构的优点之外，不会向用于激励的电容器的第一电极施加过电压，而且用于激励的电容器的电荷可以被高效率地输送到位线对。
另外，在第一至第四半导体存储器件中，第一控制信号为被送至预充电电路的位线预充电开始信号，这样，在进行预充电动作期间，用于激励的电容器的电荷可以被输送至位线对，获得期望的电压。
另外，在第二半导体存储器件中，第一控制信号最好还用作第二控制信号。这样，可以减小用于控制第二控制信号的所必须的控制电路和信号布线等所占用的面积。
另外，在第二至第四半导体存储器件中，第一开关和第二开关以及用于激励的电容器最好由MOS晶体管构成。这样，位线预充电电压发生装置可以容易地搭载到MOS集成电路中。
另外，第二至第四半导体存储器件最好具有多个栅极氧化膜厚度，第一开关、第二开关和用于激励的电容器最好由栅极氧化膜厚度较厚的MOS晶体管构成。这样，可以在DRAM的字线信号和预充电开始信号等高电压下驱动电路。
另外，第二至第四半导体存储器件最好具有多个栅极氧化膜厚度，第一开关、第二开关和用于激励的电容器最好由栅极氧化膜厚度较薄的MOS晶体管构成。这样，可以形成在低电压下驱动能力较高的晶体管和面积较小的用于激励的电容器，实现低耗电化。
另外，在第二至第四半导体存储器件中，动作的特征在于，只在预充电时，或者从预充电开始的一定时间内，通过第一控制信号将第二开关和第三开关控制为导通，通过第二控制信号将用于激励的电容器的电荷输送至预充电电压发生电路的输出节点。这样，可以将用于激励的电容器的电荷输送至所述位线对，使位线预充电电压快速地达到所期望的电位。
另外，第一至第四半导体存储器件最好具有N沟道MOS晶体管的第一阱区和P沟道MOS晶体管的第二阱区，构成用于激励的电容器的MOS晶体管最好由第二阱区的晶体管构成。这样，可以用P沟道MOS晶体管构成用于激励的电容器。
另外，第一至第四半导体存储器件最好具有包括N沟道MOS晶体管的第一阱区、P沟道MOS晶体管的第二阱区、N沟道MOS晶体管的第三阱区的三个阱区，构成用于激励的电容器的MOS晶体管最好由第三阱区的晶体管构成。这样，可以用三个阱区内的N沟道MOS晶体管构成用于激励的电容器。
另外，在第一至第四半导体存储器件中，用于激励的电容器的第一电极最好由MOS晶体管的栅电极构成，第二电极最好形成连接MOS晶体管的源极和漏极以及衬底。这样，可以将用于激励的电容器的电荷输送至位线对，位线对的电位可以快速地达到所期望的电位。
另外，在第一至第四半导体存储器件中，用于激励的电容器的第一电极最好形成连接MOS晶体管的源极和漏极以及衬底，第二电极最好由MOS晶体管的栅电极构成。这样，用于激励的电容器由P沟道MOS晶体管构成，可以将用于激励的电容器的电荷输送至位线对，位线对的电位可以快速地达到所期望的电位。
另外，在第一至第四半导体存储器件中，用于激励的电容器最好以半导体存储器件内的多个布线层为电极，利用在布线之间形成的静电容构成电容器。这样，可以获得不会受电场耗尽等影响的稳定的电容。
另外，在第一至第四半导体存储器件中，多个存储单元最好形成可以单独被激活的多个存储单元阵列块，预充电电压激励电路最好与各个存储单元阵列块成对配置。这样，可以对各个存储单元阵列块分别进行预充电动作，不需要根据DRAM宏容量改变位线预充电电压发生装置的能力。
另外，在第一至第四半导体存储器件中，多个存储单元最好形成可以单独被激活的多个存储单元阵列块，预充电电压激励电路最好与各个存储单元阵列块成对配置，根据各个存储单元阵列块从非预充电状态开始到预充电状态的转变进行动作。这样，可以根据各个存储单元阵列块的位线预充电动作进行预充电电压的激励动作，不需要根据DRAM宏容量改变位线预充电电压发生装置的能力。
另外，在第一至第四半导体存储器件中，多个存储单元最好形成可以单独被激活的多个存储单元阵列块，预充电电压激励电路最好与各个存储单元阵列块成对配置，根据被送至存储单元阵列块内的预充电电路的位线预充电开始信号进行动作。这样，使利用各个存储单元阵列块的每一个的位线预充电开始信号进行预充电电压的激励成为可能，不需要根据DRAM宏容量改变位线预充电电压发生装置的能力。
另外，在第一至第四半导体存储器件中，位线预充电电压发生装置最好配置在存储单元阵列块的任意一边，与读出放大器列平行配置。这样，发生位线预充电电压所必须的控制信号线可以与读出放大器列平行配置，因此可以减小用于配置控制信号线所必须的面积。
另外，在第一至第四半导体存储器件中，位线预充电电压发生装置最好配置在存储单元阵列块的任意一边，与预充电电路列相邻配置。这样，可以高效率地进行从位线预充电电压发生装置向预充电电路列传送预充电电压。
另外，在第一至第四半导体存储器件中，位线预充电电压发生装置最好配置在存储单元阵列块的任意一边，在行解码器块内，或者与行解码器列平行配置。这样，可以高效率地将发生位线预充电电压所必须的控制信号传送至位线预充电电压发生装置，进一步，通过与预充电电路列平行配置的电源布线，位线预充电电压可以高效率地提供给预充电电路，减小电源布线等占用的面积。
另外，在第一至第四半导体存储器件中，位线预充电电压发生装置最好配置在存储单元阵列块的任意一边，中间夹着存储单元阵列块配置在与行解码器块相对的一边。这样，通过与预充电电路列平行配置的电源布线，可以高效率地将位线预充电电压提供给预充电电路，减小电源布线等占用的面积。
另外，在第一至第四半导体存储器件中，第二控制信号的电压振幅最好与连接至多个存储单元的字线的电压振幅基本相同。
另外，为实现上述目的，根据本发明的半导体器件，为包括第二至第四半导体存储器件中的任意一个以及逻辑电路器件的半导体器件，其特征在于第二控制信号的电压振幅与逻辑电路器件中的信号的电压振幅基本相同。
【附图说明】
图1为表示根据本发明第一实施例的半导体存储器件中的电路块以及位线预充电电压VBP的电源布线网络的示意图。
图2为表示图1中所示的位线预充电电压发生电路1504以及预充电电压激励电路105的内部结构的电路图。
图3为表示第一实施例中的半导体存储器件的位线预充电动作期间，各部分信号的电压及电流的时序图。
图4为表示根据本发明第二实施例的半导体存储器件中的电路块以及位线预充电电压VBP的电源布线网络的示意图。
图5为表示图4中所示的位线预充电电压发生电路1504以及预充电电压激励电路405的内部结构的电路图。
图6为表示第二实施例中的半导体存储器件的位线预充电动作期间，各部分信号的电压及电流的时序图。
图7为表示第一及第二实施例中所使用的MOS晶体管的半导体结构的截面图。
图8为表示根据本发明第三实施例的半导体存储器件中的DRAM功能块的布图结构(layout configuration)的示意图。
图9为表示根据本发明第四实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。
图10为表示根据本发明第五实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。
图11为表示根据本发明第六实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。
图12为表示根据本发明第七实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。
图13为表示普通的DRAM 1300的功能框图。
图14为图13中所示的存储单元阵列块1302的电路图。
图15为传统的半导体存储器件中的电路块以及位线预充电电压VBP的电源布线网络的示意图。
图16为表示图15中所示的位线预充电电压发生电路1504以及预充电电压激励电路1505的内部结构的电路图。
图17为表示图15中所示的充放电控制电路的内部结构的电路图。
图18为传统的半导体存储器件的位线预充电动作期间，各部分信号的电压及电流的时序图。
【具体实施方式】
下面，参照附图说明本发明的优选实施例。
(第一实施例)
图1为表示本发明第一实施例中的半导体存储器件中的电路块以及位线预充电电压VBP的电源布线网络的示意图。在图1中，与描述现有技术时所参照的图15具有相同结构以及功能的部分，被标以相同的符号，在此省略对这些部分的说明。另外，DRAM电路的功能块结构、存储单元阵列块1302的电路结构、存储单元阵列1500内的位线预充电电压VBP的电源布线网络、充放电控制电路1503的电路结构，分别与图13、图14、图15、图17中所示的现有技术的结构相同。
本实施例与现有技术的不同之处在于，电源块101中所包含的位线预充电电压发生装置(BPVG)102中的预充电电压激励电路(PVP：precharge voltage pumping circuit)105的结构。
位线预充电电压发生装置102，与位线预充电电源布线VBP[0]至VBP[n]中，最近的位线预充电电源布线VBP[0]以及最远的位线预充电电源布线VBP[n]相连接。
图2为表示图1中所示的位线预充电电压发生电路1504以及预充电电压激励电路105的内部结构的电路图。在图2中，预充电电压激励电路105由用于激励的电容器(pumping capacitor)200、第一P沟道晶体管201(第一开关)、第二P沟道晶体管202(第二开关)、第一N沟道晶体管203(第二开关)、反向器204(控制电路)、缓冲反向器205(控制电路)、第三P沟道晶体管206(第三开关)、第二N沟道晶体管207(第四开关)构成。另外，CPND1为第一电荷蓄积节点，CP1为第二电荷蓄积节点，AP、NAP、ACP为传输栅极连接信号。位线预充电电压发生电路1504的结构与现有技术相同。
用于激励的电容器200的第一电极，连接至第一P沟道晶体管201、第二P沟道晶体管202和第一N沟道晶体管203的漏极，用于激励的电容器200的第二电极，连接至与第三P沟道晶体管206、第二N沟道晶体管207的漏极相连接的第二电荷蓄积节点CP1。用于激励的电容器200的静电容Ccap，必须可以蓄积与在被同时预充电的位线对BL[n]、/BL[n]的总电容为Cb1时，将位线对BL[n]、/BL[n]的电位充电至位线预充电基准电压VBPREF所必须的电荷(VBPREF-1/2VDD)相等的电荷。在动作期间，考虑到由运算放大器1607提供的电荷部分，使用具有满足关系式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的静电容量Ccap的用于激励的电容器200。
第一P沟道晶体管201的栅极上，被施加以传输栅极连接信号AP，源极上被提供以电源电压VDD。第二P沟道晶体管202的栅极上被施加以传输栅极连接信号NAP，其源极连接至位线预充电电源布线VBP[0]。第一N沟道晶体管203的栅极上被施加以传输栅极连接信号AP，其源极连接至位线预充电电源布线VBP[0]。反向器204在接受到传输栅极连接信号AP后，输出传输栅极连接信号NAP。缓冲反向器205由偶数个反向器串联形成，在接受到传输栅极连接信号ACP后，输出传输栅极连接信号AP。第三P沟道晶体管206的栅极上被施加以传输栅极连接信号NAP，其源极被提供以电源电压VDD。第二N沟道晶体管207的栅极上被施加以传输栅极连接信号NAP，其源极连接至接地电位VSS。
图7为表示本实施例中所使用的MOS晶体管的半导体结构的截面图。701为栅电极，702为N沟道MOS区域中的源·漏电极，703为P沟道MOS区域中的源·漏电极，704为N沟道MOS区域中的基板接触点，705为P沟道MOS区域中的基板接触点，706为N沟道MOS晶体管的第一阱区，707为P沟道MOS晶体管的第二阱区，708为N沟道MOS晶体管的第三阱区，709为P型半导体基板，710为栅极氧化膜。
下面，参照图3说明上述结构的半导体存储器件中位线预充电时的动作。
图3为表示图1、图2、图14、图17中的各部分信号的电压及电流的时序图。
当位线预充电开始信号NEQ(第一控制信号)变为低电平，预充电电路1402被激活时，通过读出放大器1401，电位分别被设定为VDD、VSS的位线对BL[n]、/BL[n]的电位被均衡化，并被充电至1/2VDD的电位。预充电电路1402同时将位线对BL[n]、/BL[n]连接至位线预充电电源布线VBP[n]，并充电至位线预充电电压VBP。此时，消耗电流，电压下降。
当位线预充电电源布线VBP[n]中发生电压下降时，通过网格状连接的布线，电压下降同样被传递至位线预充电电源布线VBP[0]。
在检测到VBP[n]的电压下降之后，位线预充电电压发生电路1504的运算放大器1607被激活，P沟道晶体管1608的流动电流ia增大之前需要花费时间。
在位线预充电开始信号NEQ为高电平的情况下，由于传输栅极连接信号AP为低电平，而NAP为高电平，因此第二P沟道晶体管202、第一N沟道晶体管203、第三P沟道晶体管206被关断，而第一P沟道晶体管201、第二N沟道晶体管207被导通，第一电荷蓄积节点CPND1被充电至高电平，第二电荷蓄积节点CP1通过第二N沟道晶体管207被连接至接地电位VSS。
接下来，当位线预充电开始信号NEQ变为低电平时，在由充放电控制电路1503的第一延迟元件1701所确定的延迟时间τ1之后，传输栅极连接信号AP变为高电平，而NAP变为低电平，第一P沟道晶体管201、第二N沟道晶体管207被关断，第二P沟道晶体管202、第三P沟道晶体管206、第一N沟道晶体管203被导通。这样，第二电荷蓄积节点CP1的电压上升，第一电荷蓄积节点CPND1的电压瞬时上升，第一电荷蓄积节点CPND1和位线预充电电源布线VBP[0]被电连接，电流ib流过。通过该电流ib，位线预充电电源布线VBP[0]的电平急剧上升。
在经历了电平上升之后，运算放大器1607向使P沟道晶体管1608关断的方向改变动作，流动的电流ia变小之前需要花费时间。
此后，在由充放电控制电路1503的第二延迟元件1702所确定的延迟时间τ2之后，传输栅极连接信号AP变为低电平，而NAP变为高电平，第二P沟道晶体管202、第一N沟道晶体管203、第三P沟道晶体管206被关断，而且第一P沟道晶体管201、第二N沟道晶体管207被导通。第一电荷蓄积节点CPND1被再次充电至电源电压VDD，准备下一个预充电动作。
如上所述，根据本实施例，在位线对BL[n]、/BL[n]被预充电时，为了补偿运算放大器1607的动作中的延迟，加入了使用于激励的电容器200中蓄积的电荷放电的功能，另外，为了使预充电动作高速化并减小用于激励的电容器200的尺寸，用于激励的电容器200的第二电极通过经由第三P沟道晶体管206以及第二N沟道晶体管207与电源电压VDD或者接地电位VSS连接，可以在预定时间内进行预充电动作，另外由于可以降低用于激励的电容器200的电容面积，因此可以实现减小芯片上的布图面积。
另外，控制预充电动作的第一P沟道晶体管201、第二P沟道晶体管202、第一N沟道晶体管203、第三P沟道晶体管206、第二N沟道晶体管207以及用于激励的电容器200由MOS晶体管构成，这样，本实施例的位线预充电电压发生电路可以容易地搭载到MOS集成电路中。
另外，控制预充电动作的第一P沟道晶体管201、第二P沟道晶体管202、第一N沟道晶体管203、第三P沟道晶体管206、第二N沟道晶体管207以及用于激励的电容器200由厚膜MOS晶体管构成，这样，本实施例的位线预充电电路可以在高电压下被驱动。
另外，在本实施例中，第一P沟道晶体管201、第二P沟道晶体管202、第一N沟道晶体管203、第三P沟道晶体管206、第二N沟道晶体管207以及用于激励的电容器200也可以由薄膜MOS晶体管构成，这样，本实施例的位线预充电电路可以由低电压下驱动能力较高的晶体管和面积较小的电容器构成，可以实现降低电路中的功耗。
另外，在本实施例中，用于激励的电容器200，由图7所示的N沟道MOS晶体管的第一阱区706以及P沟道MOS晶体管的第二阱区707中，P沟道MOS晶体管的第二阱区707内的晶体管形成，用于激励的电容器200的栅电极(第一电极)连接至第三P沟道晶体管206、第二N沟道晶体管207的漏极，而其源·漏电极(第二电极)连接至第一P沟道晶体管201、第二P沟道晶体管202、第一N沟道晶体管203的漏极，这样，用于激励的电容器200由P沟道晶体管构成，可以获得同样的效果。
另外，在本实施例中，用于激励的电容器200，由图7所示的包括N沟道MOS晶体管的第一阱区706、P沟道MOS晶体管的第二阱区707以及N沟道MOS晶体管的第三阱区708的三个阱区709中，N沟道MOS晶体管的第三阱区708内的晶体管形成，这样，用于激励的电容器200由三个阱区中的N沟道晶体管构成，可以获得同样的效果。
另外，在本实施例中，用于激励的电容器200能够以多个布线层作为电极，由这些布线之间形成的静电容所构成的电容器来形成，因此可以获得不会受电场耗尽等影响的稳定的电容。
(第二实施例)
图4为表示根据本发明第二实施例的半导体存储器件中的位线预充电电压VBP的电源布线网络的示意图。同样，在图4中，与描述现有技术以及第一实施例时所分别参照的图15及图1具有相同结构以及功能的部分，被标以相同的符号，并省略对这些部分的说明。另外，DRAM电路的功能块结构、存储单元阵列块1302的电路结构、存储单元阵列1500内的位线预充电电压VBP的电源布线网络、充放电控制电路1503的电路结构，分别与图13、图14、图15、图17中所示的现有技术的结构相同。
本实施例与第一实施例的不同之处在于，电源块401中所包含的位线预充电电压发生装置402中的预充电电压激励电路405的结构。
图5为表示图4中所示的位线预充电电压发生电路1504以及预充电电压激励电路405的内部结构的电路图。在图5中，预充电电压激励电路405由用于激励的电容器500、第一P沟道晶体管501(第一开关)、第二P沟道晶体管502(第二开关)、N沟道晶体管503(第二开关)、反向器504(控制电路)、缓冲反向器505(控制电路)构成。另外，CPND2为第一电荷蓄积节点，CP2为第二电荷蓄积节点，AP、NAP、ACP为传输栅极连接信号，EXCP为第二控制信号。
用于激励的电容器500的第一电极，连接至第一P沟道晶体管501、第二P沟道晶体管502和N沟道晶体管503的漏极，用于激励的电容器500的第二电极上，被施加以电压振幅与连接至存储单元阵列1500的字线的电压振幅相等的第二控制信号EXCP。用于激励的电容器500的静电容Ccap，必须可以蓄积与在被同时预充电的位线对BL[n]、/BL[n]的总电容为Cb1时，将位线对BL[n]、/BL[n]的电位充电至位线预充电基准电压VBPREF所必须的电荷(VBPREF-1/2VDD)×Cb1相等的静电容。在动作期间，考虑到由运算放大器1607提供的电荷部分，使用具有满足关系式Ccap＜(VBPREF-1/2VDD)/(VDD-VBPREF)×Cb1的静电容量Ccap的用于激励的电容器500。
第一P沟道晶体管501的栅极上，被施加以传输栅极连接信号AP，其源极上被提供以电源电压VDD。第二P沟道晶体管502的栅极上被施加以传输栅极连接信号NAP，其源极连接至位线预充电电源布线VBP[0]。N沟道晶体管503的栅极上被施加以传输栅极连接信号AP，其源极连接至位线预充电电源布线VBP[0]。反向器504在接受到传输栅极连接信号AP后，输出传输栅极连接信号NAP。缓冲反向器505由偶数个反向器串联形成，在接受到传输栅极连接信号ACP后，输出传输栅极连接信号AP。
另外，本实施例中的MOS晶体管的结构与第一实施例中参照的图7相同。
下面，参照图6说明上述结构的半导体存储器件中位线预充电时的动作。
图6为表示图4、图5、图14、图17中的各部分信号的电压及电流的时序图。
当位线预充电开始信号NEQ变为低电平，预充电电路1402被激活时，通过读出放大器1401，分别被设定为VDD、VSS的位线对BL[n]、/BL[n]的电位被均衡化，并被充电至1/2VDD的电位。预充电电路1402同时将位线对BL[n]、/BL[n]连接至位线预充电电源布线VBP[n]，并充电至位线预充电电压VBP。此时，消耗电流，电压下降。
当位线预充电电源布线VBP[n]中发生电压下降时，通过网格状连接的布线，电压下降同样被传递至位线预充电电源布线VBP[0]。
在检测到VBP[n]的电压下降之后，位线预充电电压发生电路1504的运算放大器1607被激活，但P沟道晶体管1608的流动电流ia增大之前需要花费时间。
在位线预充电开始信号NEQ为高电平的情况下，由于传输栅极连接信号AP为低电平，而NAP为高电平，因此第二P沟道晶体管502、N沟道晶体管503被关断，而第一P沟道晶体管501被导通，第二控制信号EXCP被设定为VSS，第一电荷蓄积节点CPND2被充电至电源电压VDD，第二电荷蓄积节点CP2被连接至接地电位VSS。
接下来，当位线预充电开始信号NEQ变为低电平时，在由充放电控制电路1503的第一延迟元件1701所确定的延迟时间τ1之后，传输栅极连接信号AP变为高电平，而NAP变为低电平，第一P沟道晶体管501被关断，第二P沟道晶体管502、N沟道晶体管503被导通。
这时，通过控制第二控制信号EXCP使其电压与传输栅极连接信号AP的上升时间相比较缓慢地上升，第二电荷蓄积节点CP2的电压缓慢上升，第一电荷蓄积节点CPND2不会被施加以过电压，从电源电压VDD开始电压上升。
另外，第一电荷蓄积节点CPND2和位线预充电电源布线VBP[0]被电连接，电流ib流过。通过该电流ib，位线预充电电源布线VBP[0]的电平急剧上升。另外，此时，由于第二控制信号EXCP与传输栅极连接信号AP的上升时间相比较缓慢地上升，因此用于激励的电容器500的第一电极上不会被施加以过电压，用于激励的电容器500的电荷可以被传输至位线。
在经历了位线预充电电源布线VBP[0]的电平上升之后，运算放大器1607向使P沟道晶体管1608关断的方向改变动作，流动的电流ia变小之前需要花费时间。
此后，在由充放电控制电路1503的第二延迟元件1702所确定的延迟时间τ2之后，传输栅极连接信号AP变为低电平，而NAP变为高电平，第二P沟道晶体管502、N沟道晶体管503被关断，而第一P沟道晶体管501被导通，通过使第二控制信号EXCP与传输栅极连接信号AP的下降时间相比较缓慢地下降至接地电位VSS，第一电荷蓄积节点CPND2被再次充电至电源电压VDD，准备下一个预充电动作。
如上所述，根据本实施例，在位线对BL[n]、/BL[n]被预充电时，为了补偿运算放大器1607的动作中的延迟，加入了使用于激励的电容器500中蓄积的电荷放电的功能，另外，为了使预充电动作高速化并减小用于激励的电容器500的尺寸，用于激励的电容器500的第二电极被施加以第二控制信号EXCP，第二控制信号EXCP被控制在从电源电压VDD至接地电位VSS，可以在预定时间内进行预充电动作，另外由于可以降低用于激励的电容器500的电容面积，因此可以实现减小芯片上的布图面积。
另外，控制预充电动作的第一P沟道晶体管501、第二P沟道晶体管502、N沟道晶体管503，以及用于激励的电容器500由MOS晶体管构成，这样，本实施例的位线预充电电压发生电路可以容易地搭载到MOS集成电路中。
另外，控制预充电动作的第一P沟道晶体管501、第二P沟道晶体管502、N沟道晶体管503以及用于激励的电容器500由厚膜MOS晶体管构成，这样，本实施例的位线预充电电路可以在高电压下被驱动。
另外，在本实施例中，第一P沟道晶体管501、第二P沟道晶体管502、N沟道晶体管503以及用于激励的电容器500也可以由薄膜MOS晶体管构成，这样，本实施例的位线预充电电路可以由低电压下驱动能力较高的晶体管和面积较小的电容器构成，可以实现降低电路中的功耗。
另外，在本实施例中，用于激励的电容器500，由图7所示的N沟道MOS晶体管的第一阱区706以及P沟道MOS晶体管的第二阱区707中，P沟道MOS晶体管的第二阱区707内的晶体管形成，用于激励的电容器500的栅电极上被施加以第二控制信号EXCP，而其源·漏电极被连接至第一P沟道晶体管501、第二P沟道晶体管502、N沟道晶体管503的漏极，这样，用于激励的电容器500由P沟道晶体管构成，可以获得同样的效果。
另外，在本实施例中，用于激励的电容器500，由图7所示的包括N沟道MOS晶体管的第一阱区706、P沟道MOS晶体管的第二阱区707以及N沟道MOS晶体管的第三阱区708的三个阱区709中，N沟道MOS晶体管的第三阱区708内的晶体管形成，这样，用于激励的电容器500由三个阱区中的N沟道晶体管构成，可以获得同样的效果。
另外，在本实施例中，用于激励的电容器500能够以多个布线层作为电极，由这些布线之间形成的静电容所构成的电容器来形成，因此可以获得不受电场耗尽等影响的稳定的电容。
另外，在本实施例中，作为第二控制信号EXCP，可以使用传输栅极连接信号ACP，这样，可以减少用于控制第二控制信号EXCP的电路和布线等所占用的面积。
另外，在形成包括根据本实施例的半导体存储器件与逻辑电路器件的半导体器件的情况下，第二控制信号EXCP的电压振幅可以与逻辑电路器件中所使用的信号的电压振幅大约相同。
(第三实施例)
图8为表示根据本发明第三实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。在图8中，800为DRAM功能块，801为第一或第二实施例中的位线预充电电压发生装置，802为读出放大器列，803为预充电电路列，804为存储单元阵列块，805为行解码器。
在本实施例中，在包括多个存储单元阵列块804的DRAM功能块800内，第一或者第二实施例中的位线预充电电压发生装置801，分别与存储单元阵列块804成对配置。这样，通过使用存储单元阵列块804各自的位线预充电开始信号NEQ来进行位线预充电电压的激励动作，从而分别按照每个存储单元阵列来进行预充电动作，由此，不需要根据DRAM宏容量的大小，改变位线预充电电压发生装置801的能力。
(第四实施例)
图9为表示根据本发明第四实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。同样，与第三实施例具有相同功能的部分，被标以相同的符号，并省略对这些部分的说明。
本实施例与第三实施例的不同之处在于，DRAM功能块900内的位线预充电电压发生装置801、读出放大器列802、预充电电路列803，以及存储单元阵列块804的配置。
在本实施例中，在包括多个存储单元阵列的DRAM功能块900内，位线预充电电压发生装置801，被配置在各个存储单元阵列块804的任一边，而且被配置在与读出放大器列802平行的位置。这样，由于可以使发生位线预充电电压所必须的控制信号线被配置成与读出放大器802列平行，因此减少用于配置控制信号线所必须的面积。
(第五实施例)
图10为表示根据本发明第五实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。同样，与第三及第四实施例具有相同功能的部分，被标以相同的符号，并省略对这些部分的说明。
本实施例与第三及第四实施例的不同之处在于，DRAM功能块1000内的位线预充电电压发生装置801、读出放大器列802、预充电电路列803，以及存储单元阵列块804的配置。
在本实施例中，在包括多个存储单元阵列的DRAM功能块1000内，位线预充电电压发生装置801，被配置在各个存储单元阵列块804的任一边，而且被配置在与预充电电路列803相邻的位置。因此，从位线预充电电压发生装置801到预充电电路列803的预充电电压的传输可以高效率地进行。
(第六实施例)
图11为表示根据本发明第六实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。同样，与第三至第五实施例具有相同功能的部分，被标以相同的符号，并省略对这些部分的说明。
本实施例与第三至第五实施例的不同之处在于，DRAM功能块1100内的位线预充电电压发生装置801、读出放大器列802、预充电电路列803、以及存储单元阵列块804的配置。
在本实施例中，在包括多个存储单元阵列的DRAM功能块1100内，位线预充电电压发生装置801，被配置在各个存储单元阵列块804的任一边，而且被配置在与行解码器805相邻的位置。这样，发生位线预充电电压所必须的控制信号可以被高效率地传输至位线预充电电压发生装置801，另外，位线预充电电压通过与预充电电路列803平行配置的电源布线被提供给预充电电路列803，由此，可以减少电源布线所占用的面积。
(第七实施例)
图12为表示根据本发明第七实施例的半导体存储器件中的DRAM功能块的布图结构的示意图。同样，与第三至第六实施例具有相同功能的部分，被标以相同的符号，并省略对这些部分的说明。
本实施例与第三至第六实施例的不同之处在于，DRAM功能块1200内的位线预充电电压发生装置801、读出放大器列802、预充电电路列803，以及存储单元阵列块804的配置。
在本实施例中，在包括多个存储单元阵列的DRAM功能块1200内，位线预充电电压发生装置801，被配置在各个存储单元阵列块804的任一边，而且中间夹着存储单元阵列块804被配置在与行解码器805相对的位置。这样，位线预充电电压通过与预充电电路列803平行配置的电源布线被提供给预充电电路列803，由此，可以减少电源布线所占用的面积。
如上所述，根据本发明，通过在包含现有技术中的运算放大器以及用于激励的电容器的位线预充电电压发生装置的预充电电压激励电路中，设置用于对用于激励的电容器进行电荷充放电的传输栅极，或者通过提供直接驱动用于激励的电容器的控制信号，这样，可以在预定的时间内进行位线的预充电动作，同时可以减小用于激励的电容器的电容面积，可以同时实现半导体存储器件的电路动作的高速化以及缩小布图面积。