低功率静态随机存取记忆体备份修复结构 【技术领域】
本发明是关于一种静态随机存取记忆体(Static Random Access Memory，SRAM)，尤指一种SRAM储存格功率结构。
技术背景
SRAM的主要设计都是朝向将记忆体陈列储存格(cell)所消耗的功率最小化而努力。目前已有许多种解决方案被提出，包括藉由降低故障记忆体储存格所消耗的功率，进而降低整个芯片所消耗的功率。
美国专利案号5,703,816提供一种方法，该方法是在封装之前，藉由记忆体储存格的备用行(redundant columns)取代故障行(failed columns)，以降低在SRAM中故障储存格的待命电流(standby current)。该专利案提供一种装置，该装置可以关闭供应电流给位元线对(bit line pair)的预充电(precharge)电路电晶体对，以及可以关闭记忆体储存格陈列故障行的储存格电源线电路。
美国专利案号6,175,938揭露了一种降低由制程瑕疵所引起的待命电流的结构。在备用储存格取代故障储存格后，每一位元线VDD路径上的多晶硅(polysilicon)保险丝会断路，以减少故障储存格的待命电流。
美国专利案号6,097,647揭露了一种方法，该方法是利用电性隔绝的方式，将没有办法修复的记忆体储存格与电源线及接地线切断。该方法也可使功能正常的记忆体储存格子陈列继续工作，而消除故障记忆体储存格所多的额外待命电流。
这些低功率的的记忆体陈列储存格是由静态互补金氧半导体(Complementary Metal-Oxide Semiconductor，CMOS)正反器(flip-flop)电路所构成，使用一对相互耦合的反相器当作储存元件。CMOS正反器在静态功率消耗实际上是非常地小，主要的消耗由接点漏电流引起。在这包含记忆体陈列储存格的电路中，功率的消耗是非常关键的。对于低功率地规格来说，一些故障储存格就足以产生够大的电流而超出该芯片的的功率规格。
因此需要一种机制，该机制可以将故障的储存格选择性地除能，藉此降低漏电流以及整个芯片的功率。
【发明内容】
本发明的主要目的是提供一种有效将低功率SRAM陈列中故障储存格所造成电流降到最低的机制。
本发明的次要目的是提供一种装置，该装置可用来侦测在SRAM记忆体中哪一个储存格或是哪一区的储存格有漏电路径的存在。为了达到上述目的，本发明提供一种具有一备份修复结构的SRAM记忆体储存格。在该结构中，SRAM记忆体储存格连接到一高参考电压以及一低参考电压，且具有一切断装置，可切断低参考电压与SRAM记忆体储存格间的连接。
本发明亦提供一种降低由SRAM陈列中故障储存格所产生的漏电流的方法，该方法包括有以下步骤：
a：将一SRAM陈列中的多个SRAM记忆体储存格连接到一高参考电压及一低参考电压；
b：测试该SRAM陈列是否有故障储存格；
c：由正常的备份储存格取代该故障储存格；以及
d：切断低参考电压与该故障储存格的连接，藉以降低来自该故障储存格的漏电流，使芯片整体功率结构不变。
该低参考电压路径是由一致能信号(VSSEN)所控制，该致能讯号用来在陈列测试所指定的条件下，隔绝故障储存格。该致能信号在低功率SRAM中也用来解码出哪些记忆体储存格或哪些区储存格被致能(enabled)，以及哪些故障储存格被切断连接。切断故障储存格通往低参考电压的路径，并用正常的备份储存格取代故障储存格可以减低由故障储存格所产生的功率，而故障的备份储存格也可以被除能(disabled)，藉此降低芯片的电流和功率。经由这个方法，将漏电流最小化，进而降低整个芯片所消耗的功率。
至于本发明的详细构造、应用原理、作用与功效，则参照下列附图所作的说明即可得到完全的了解：
【附图说明】
图1是先前技术中一标准的六电晶体(6T)SRAM储存格结构；
图2是为本发明的六电晶体SRAM储存格结构，其中附带一低参考电压的致能信号(VSSEN)
图3是为一方块图，说明如何解码该低参考电压致能信号(VSSEN)，以除能正常储存格区中的故障储存格，并致能在备用储存格区中用来取代该故障储存格的储存格；
图4是表示对一低功率SRAM中的正常记忆体储存格，致能/除能控制逻辑如何完成动作的电路图；
图5是表示对一低功率SRAM中的备份记忆体储存格，致能/除能控制逻辑如何完成动作的电路图；
图6是图标说明多个记忆体储存格如何连接到低参考电压致能信号(VSSEN)；
图7是本发明的操作流程图。
【具体实施方式】
请参阅图1，此为一标准六电晶体SRAM储存格。对一个8M位容量的超低功率SRAM来说，当其字组线(word line，WL)关闭时，记忆体储存格的待命电流在85℃下是小于20微安培，而在室温时待命电流约是1到2微安培间。
存取装置N3及N4对资料进出储存格提供一可转换的路径。除了正在读出或写入外，字组线WL选取讯号通常都是保持在低电位的状态。两字符线BL、BLB则提供该资料路径。字组线和位元线的选择是藉由解码器来完成。假设所存的逻辑「1」定义成正反器的左侧处于高电位的状态，也就是说N2是关闭的状态。
图1的记忆体储存格的操作程序如下：该字组线WL于待命状态时是在低电位的状态，当收到高参考电压时，将N4及N3打开。强制位元线BL或BLB其中之一为低电位状态，同时另一位线仍维持高电位状态，以完成写入动作。举例来说，要写入一个逻辑「1」，位元线BLB被强制成低电位的状态。该记忆体储存格设计成使得N1的汲极与N2的闸极可以带至临界电压(threshold voltage)之下。于是N2关闭，且N2的汲极电压因为电流从P2流到N4而上升；N1打开，字组线WL可以回复到平常的待命低电位，同时记忆体储存格写入「1」。
请参阅图2，其是本发明的六电晶体SRAM储存格结构，其中附带一低参考电压的致能信号(VSSEN)。当记忆体储存格没有侦测到有故障在其中时，VSSEN就保持在高电位，而其所包括的NMOS电晶体处于导通状态；并将该储存格致能，要读取一个逻辑「1」，位线对BLB、BL在一开始是处于高参考电压(VCC)下的高电位状态。当选定好记忆体储存格时，电流经由N11与N13到低参考电压(VSS)，且流经P12与N14到字元线BL。N11保持开的状态。要读取一个逻辑「0」，当选定好记忆体储存格时，电流经由N12与N14到低参考电压VSS，且流经过P11与N13到字符线BLB。N12保持开的状态。当侦测到有故障在记忆体储存格中时，VSSEN就变成低电位的状态，而其NMOS电晶体就变成非导通状态，并且将储存格从记忆体中除能。
在记忆体被制造后，通常会作是否存在任何故障储存格的测试。先前技术要求对全部的子陈列(sub array)都去作检测。假如在测试的时候，一记忆体储存格或是一区的储存格被侦测到有故障，整个子陈列都会被置换。而本发明则可以将范围缩小到位元线对之行中，也就是只有一位元线对之行会被删除。请参阅图3，其说明如何进行VSSEN的解码动作。信号EN为控制逻辑10的输出，而且连接到装置14的汲极(drain)端点。信号TMEN为解码器12的输出，而且连接到装置18的汲极端点。信号TESTMODE为反相器16的输出，该反相器16的输出连接到装置14及装置18的闸极(gate)端点。装置14及装置18的源极(source)端点连接到信号VSSEN。当侦测到电流超出预设的电流规格时，如果该陈列储存格在正常储存格的区间中，就以备份储存格取代；而如果该陈列储存格是在备用储存格区间中，就除能该储存格。在正常储存格区间中，信号EN除了在该储存格被一备用的储存格取代外，其它时候是在处于高电位的状态。在备用的储存格的区间中，信号EN除了该储存格被用来取代一故障储存格外，其它时候是在处于低电位的状态。
请参阅图4及图5，此二图分别表示保险丝如何用来设定OUTB及OUT的高低电位，从而设定图三中信号EN的高低电位。图4表示假如正常储存格区间中的储存格有故障，就会将保险丝26烧掉，使该储存格除能，也就是使VSSEN处于低电位。EN(对正常储存格来说是OUTB)是反相器24的输出，同时也是装置22闸极。假如该储存格是故障储存格，打断连接到装置20及装置22的源极的保险丝26，使得通过反相器24的INITIALB反相变成EN。图5表示烧掉保险丝29使该储存格致能，也就是使VSSEN处于高电位的状况，即可将备用储存格取代正常的储存格。EN(对备用储存格来说是OUT)是反相器27的输出。反相器27的输入是反相器25的输出，同时也是装置23的闸极端点，假如该储存格将被使用，连接到装置21及装置23的源极的保险丝29就使INITIALB通过变成EN。依照以上的方式，没有使用的陈列储存格会被除能，所以不会对待命电流有任何的影响。先前技术要求切断VDD及VSS两个电源供应路径。但如果应用本发明的方法，只要切断VSS电源供应路径，就只需要比较少的电晶体，藉此芯片的消耗功率及电路设计的成本就可以减到最小。
请参阅图6，该图显示假如发现一故障储存格，包含该故障储存格的储存格行就从陈列中被删除，然后加入一正常的备用储存格行。在这个方法中，低参考电压致能信号(VSSEN)连接到每一记忆体储存格行，也就是30到n0，使得本发明比先前技术更为简单。
请参照图7，其为本发明的操作流程图。根据本发明，该方法包括以下步骤，40：提供一个SRAM储存格陈列的SRAM，并且每一储存格都连接到一高参考电压及一低参考电压；
42：侦测该SRAM陈列是否有缺陷储存格；
44：由正常的备用储存格取代故障储存格；
46：将故障储存格除能，使低参考电压路径切断。
于是，故障储存格的漏电流被降低，同时也不影响芯片其它部分的电源结构。
但是以上所述，仅为发明的一较佳实施例而已，并非用来限定本发明实施的范围。即凡本发明申请专利范围所作的均等变化与修饰，皆为本发明专利范围所含盖。
图号说明
WL：字组线
BL、BLB：位元线对
N1-N4、P1、P2：电晶体
N11-N14、P11、P12：电晶体
10控制逻辑
12解码器
14电晶体装置(CMOS开关)
16反相器
18电晶体装置(CMOS开关)
20电晶体装置
22电晶体装置
24反相器
26保险丝
21电晶体装置
23电晶体装置
25反相器
27反相器
29保险丝
30-n0记忆体储存格行
40-46本发明操作流程图