存储电路及其生成方法 【发明背景】
【技术领域】
本发明涉及存储电路及生成该存储电路的方法，更为具体地，涉及与逻辑电路结合起来用于半导体集成电路中的存储电路，以及生成这种存储电路的方法。
背景技术
随着微制造技术(microfabrication)的发展，半导体集成电路的性能日益提高。在新近的视频设备和信息通信设备中，为了获得成本和系统功率损耗的减小，通常，在半导体集成电路上设置大容量的存储电路，并在半导体集成电路内进行诸如图像处理的计算。另外，随着系统复杂性的增加，设置在半导体集成电路上的存储器的容量已经显著增加。由于这些原因，在设置有逻辑电路和存储电路的半导体集成电路中，诸如LSI系统，由存储电路所占用的面积相对于整个芯片的比例已经增大。
在日本特开平专利公开文献No.63-91895中描述了一种如上所述地设置有逻辑电路和存储电路的半导体集成电路的实例。该公开文献描述了一种半导体集成电路，包括：没有设置输入和输出缓冲器的RAM(存储电路)；具有用于RAM的多个输入和输出缓冲器的栅阵列(逻辑电路)。
在其上设置有逻辑电路和存储电路的半导体集成电路中，例如LSI系统，由于包含于半导体集成电路上的存储容量增大，所以版图效率低且芯片面积增大，并因此产生增加芯片成本的问题。参考图9，下面详细描述这一问题。
图9示出了常规半导体集成电路结构。图9中示出的半导体集成电路91是一种LSI系统，该系统包括：外部连接端子92，其中每一个用于建立与外部电路的连接；逻辑电路部分93；和两个存储电路94。注意，图9仅示出下述说明所需要的那些信号线。虽然未在附图中示出，每一存储电路94包括：具有按照矩阵形式布置在其中的存储单元的存储单元阵列；和用于写入和读取存储单元阵列的外围电路。
在图9中示出的半导体集成电路91中，在外部连接端子92与逻辑电路部分93的端子之间进行连接的情况下，如果存储电路94的面积小，则可以由短而直的布线来建立该连接。然而，如果存储电路94的面积大，则在外部连接端子92与逻辑电路部分93的端子之间的布线连接需要以曲折(winding)的方式通过夹在两个存储电路94之间的窄区域，导致布线长度增加。如果布线长度增加，则会增加寄生电容和寄生电阻分量，由此，在信号经过布线传播时发生失真，并信号的传播速度降低。即使在布线长度较长情况下，为了增加信号传播速度，需要在布线中间布置具有放大效果的缓冲电路95。然而，缓冲电路95是一种包含晶体管的电路元件，因此不能布置在布置存储单元的地方。因此，必须绕开储电路94来将外部连接端子92与逻辑电路部分93之间的布线连接连接于缓冲电路95。如上所述，在半导体集成电路91中，随着存储电路94的面积增加，版图变得效率低且芯片面积增加，导致芯片成本增加。
【发明内容】
因此，本发明的目的是提供一种存储电路及生成这种存储电路的方法，当与逻辑电路结合使用该存储电路时，可以最小化低效率的版图并达到芯片上布线长度的减小。
本发明具有下述特征以获得上述目的。通过向常规存储电路附加地提供以下部件而形成本发明的存储电路：馈通输入端子，用于输入与当读取和写入存储单元时输入的信号不同的信号；中间缓冲电路，设置在布置存储单元的区域之间，用于转发通过馈通输入端子输入的信号；馈通输出端子，用于输出由中间缓冲电路转发的信号；第一馈通布线，用于在馈通输入端子与中间缓冲电路之间的连接；和第二馈通布线，用于在中间缓冲电路与馈通输出端子之间的连接。第一和第二馈通布线不连接于在读取和写入存储单元时所使用的布线，也不连接于存储单元。在这种情况下，优选，中间缓冲电路具有至少驱动第二馈通布线的能力。
该存储电路还可包括设置在馈通输入端子附近并沿第一馈通布线插入的输入侧缓冲电路，且该输入侧缓冲电路可以具有驱动第一馈通布线的从输入侧缓冲电路到中间缓冲电路的部分和驱动中间缓冲电路的能力。或者，该存储电路还可以包括设置在馈通输出端子附近并沿第二馈通布线插入的输出侧缓冲电路，且该中间缓冲电路可以具有驱动第二馈通布线的从中间缓冲电路到输出侧缓冲电路的部分和输出侧缓冲电路的能力。
该存储电路的整体形状可以为矩形，且馈通输入端子和馈通输出端子可以设置在矩形存储电路的相对侧上。第一和第二馈通布线可以基本上呈直线连接馈通输入端子、中间缓冲电路和馈通输出端子。
生成本发明的存储电路的方法包括下述步骤：输入设计存储电路的规格，该设计规格至少包括馈通方向；根据输入的设计规格确定存储电路的结构；计算第一和第二馈通布线的负载；根据计算的负载确定中间缓冲电路的规格；和根据所确定的结构和规格来生成存储电路。
在确定中间缓冲电路规格的步骤中，可以根据计算的负载来确定中间缓冲电路的尺寸，或优选地，根据计算的负载，从多个具有不同驱动能力并预先准备的缓冲电路中，选择要用作中间缓冲电路的缓冲电路。
在确定中间缓冲电路规格的步骤中，可以根据计算的负载来确定每行中间缓冲电路的数量和中间缓冲电路的布置位置。或者，在确定中间缓冲电路规格的步骤中，可以根据计算的负载来确定输入侧缓冲电路的尺寸，且在生成存储电路的步骤中，可以将确定了尺寸的输入侧缓冲电路设置在馈通输入端子的附近并插入在第一馈通布线上。
结合附图，根据本发明的下述详细说明，本发明的以上和其它目的、特征、方案和优点将显而易见。
附图的简要描述
图1示出根据本发明一个实施例的其中并入有存储电路的半导体集成电路的结构；
图2示出根据本发明所述实施例的存储电路的结构(第一结构)；
图3示出根据本发明所述实施例的存储电路的结构(第二结构)；
图4是示出根据本发明的实施例的生成存储电路的方法(第一方法)的流程图；
图5示出根据本发明的实施例的存储电路生成方法生成的示例性存储电路；
图6是示出根据本发明的实施例的生成存储电路的方法(第二方法)的流程图；
图7是示出根据本发明的实施例的生成存储电路的方法(第三方法)的流程图；
图8是示出根据本发明的实施例的生成存储电路的方法(第四方法)的流程图；
图9示出常规半导体集成电路的结构。
发明的详细描述
图1示出了根据本发明一个实施例的其中并入有存储电路的半导体集成电路的结构。图1中示出的半导体集成电路是一种LSI系统，该系统包括：外部连接端子2、逻辑电路部分3、和两个存储电路10。提供外部连接端子2以连接于半导体集成电路1与外部电路(未示出)之间。存储电路10还称之为“存储宏(memory macro)”，且通常利用存储器编译程序(一种用于根据存储电路的设计规格来自动产生存储电路的版图的程序)来生成。
同常规存储电路一样，存储电路10具有存储数据以及读取和写入被存储数据的功能。为了支持这些功能，存储电路10具有地址端子、数据端子、控制端子等。但是，注意，为了简化附图，在图1中省略了提供给常规存储电路的端子和连接于端子的布线。在图2、3和5(后面介绍)中也将采用该规定。
存储电路10的每一个具有多个存储单元(未示出)、外围电路部分(未示出)、馈通输入端子13、中间缓冲电路14、馈通输出端子15、第一馈通布线16和第二馈通布线17。存储电路10的整体形状为矩形，且馈通输入端子13和馈通输出端子15设置在存储电路10的相对侧上。馈通输入端子13连接于相应的外部连接端子2，而馈通输出端子15连接于相应的逻辑电路部分3的输入端子。
中间缓冲电路14设置在多个布置有存储电路10区域之间(下面将详细描述)。第一馈通布线16和第二馈通布线17设置在存储电路10的上层中，以便于通过存储电路10。第一馈通布线16连接在馈通输入端子13与中间缓冲电路14的输入端子之间。第二馈通布线17连接在中间缓冲电路14的输出端子与馈通输出端子15之间。第一馈通布线16和第二馈通布线17不连接于在读取和写入存储单元时所使用的布线，也不连接于所述存储单元。如此，通过第一馈通布线16和第二馈通布线17，与存储电路10操作无关的信号被允许通过存储电路10。
在具有存储电路10的半导体集成电路1中，从外部连接端子2输入的信号通过馈通输入端子13、第一馈通布线16、中间缓冲电路14、第二馈通布线17和馈通输出端子15到达逻辑电路部分3的输入端子。由于中间缓冲电路14具有放大效果，从外部连接端子2输入的信号经由中间缓冲电路14放大，到达逻辑电路部分3的输入端子。而且，信号从外部连接端子2传播到逻辑电路部分3所述经过的布线穿过存储电路10，而不是像常规半导体集成电路(图9)的情况那样绕过存储电路10。因此，这种布线的长度比常规情况下的更短。相应地，通过利用具有中间缓冲电路14的存储电路10，取得了半导体集成电路1的面积减小和速度提高。
图2示出了存储电路10的详细结构(第一结构)。图2中示出的存储电路10a包括存储单元阵列11、外围电路部分12、馈通输入端子13、中间缓冲电路14、馈通输出端子15、第一馈通布线16和第二馈通布线17。将存储单元阵列11划分为多个矩形区域，且多个存储单元(几百个或更多)分离地布置在该区域中。在存储电路10a中，多个存储单元分离地布置在两个形状和尺寸相同的矩形区域中，夹在其中布置存储单元的两个矩形区域之间且其中没有布置存储单元的区域(即，由虚线表示的区域)在下文中被称之为“无存储单元布置区18”。
当读取或写入包含于存储单元阵列11中的存储单元时，将地址信号、数据信号和控制信号(没有示出它们)输入到存储电路10a。根据输入的信号，外围电路部分12读取或写入包含于存储单元阵列11中的存储单元。外围电路部分12具有逻辑电路，并设置在没有布置存储单元阵列11的区域中(优选在相邻于存储单元阵列11的区域中)。值得注意的是，虽然在存储电路10a中，外围电路部分12没有布置在无存储单元布置区18中，但是外围电路部分12的部分可以布置在无存储单元布置区18中。
中间缓冲电路14设置在无存储单元布置区18(即，在构成整个存储单元阵列11的两个矩形区域之间的区域)中。换句话说，在将多个存储单元分成两组且将两组存储单元布置在形状和尺寸相同的两个矩形区域中的情况下，将中间电路14布置在两个矩形区域之间的其中没有布置存储单元的区域中。将中间缓冲电路14布置在其中没有布置存储单元的区域中的原因如下。将存储单元设计成使得当只有规则地布置存储单元时版图面积最小化，从而提高集成密度，如果将中间缓冲电路14并入布置了存储单元的存储单元阵列11中，则存储电路10a的版图效率会降低。另外，将中间缓冲电路14布置在构成整个存储单元阵列11的两个矩形区域之间的区域中(即，在整个存储单元阵列11的中央部分中)的原因是保持第一馈通布线16与第二馈通布线17之间的负载平衡。
在中间缓冲电路14之前的电路(未示出)需要具有驱动在先电路与中间缓冲电路14之间的布线连接和中间缓冲电路14的能力。因此，使用具有至少驱动第一馈通布线16和中间缓冲电路14的能力的电路作为在先电路。另外，中间缓冲电路14需要具有驱动连接在中间缓冲电路14与紧随中间缓冲电路14之后的电路(未示出)之间的布线和驱动该随后的电路的能力。因此，使用具有至少驱动第二馈通布线17的能力的缓冲电路作为中间缓冲电路14。
值得注意的是，虽然在存储电路10a中，中间缓冲电路14布置在整个存储单元阵列11的中央部分，但是中间缓冲电路14的布置位置并不限制于此。例如，取决于在中间缓冲电路14之前的电路与中间缓冲电路14之间的布线连接的长度、或在中间缓冲电路14与其随后的电路之间的布线连接的长度，可以将多个存储单元分离地布置在两个不同尺寸的矩形区域(例如，两个矩形区域，一个区域为另一个区域的尺寸的两倍)中，且中间缓冲电路14可布置在两个矩形区域之间。
图3示出了图1所示的存储电路10的详细结构(第二结构)。通过向第一结构的存储电路10a(图2)另外地提供输入侧缓冲电路21和输出侧缓冲电路22来构造图3中示出的存储电路10b。将输入侧缓冲电路21布置在第一馈通布线16上并在馈通输入端子132附近。将输出侧缓冲电路22布置在第二馈通布线17上并在馈通输出端子15附近。通过短布线建立馈通输入端子13与输入侧缓冲电路21的输入端子之间以及输出侧缓冲电路22的输出端子与馈通输出端子15之间的每一个的连接。
在存储电路10b中，第一馈通布线16由连接在馈通输入端子13与输入侧缓冲电路21的输入端子之间的短布线和连接在输入侧缓冲电路21的输出端子与中间缓冲电路14的输入端子之间的布线构成。相似地，第二馈通布线17由连接在中间缓冲电路14的输出端子与输出侧缓冲电路22的输入端子之间的布线和连接在输出侧缓冲电路22的输出端子与馈通输出端子15之间的短布线构成。
使用具有驱动从输入侧缓冲电路21到中间缓冲电路14的第一馈通布线16的一部分和驱动中间缓冲电路14的能力的缓冲电路作为输入侧缓冲电路21。使用具有驱动从中间缓冲电路14到输出侧缓冲电路22的第二馈通布线17的一部分和驱动输出侧缓冲电路22的能力的缓冲电路作为中间缓冲电路14。
如上所述，根据存储电路10b，通过提供输入侧缓冲电路21，从馈通输入端子13的输入负载中除去第一馈通布线16的负载，由此减小馈通输入端子13的输入负载。另外，通过提供输出侧缓冲电路22，不需要中间缓冲电路14来驱动馈通输出端子15之后的布线，由此可以减小中间缓冲电路14的驱动能力。另外，由于输出侧缓冲电路22仅驱动馈通输出端子15之后的布线而不需要驱动第二馈通布线17，则可以最优化输出侧缓冲电路22的驱动能力而不需要考虑存储电路10b的结构。因此，根据存储电路10b，能够最优化中间缓冲电路14、输入侧缓冲电路21和输出侧缓冲电路22的驱动能力。
值得注意的是，本实施例描述了一个实例，其中外部连接端子2连接于馈通输入端子13，而逻辑电路部分3连接于馈通输出端子15，但不言而喻，任何电路可以连接于馈通输入端子13和馈通输出端子15。
为了允许第一馈通布线16和第二馈通布线17通过存储电路10，应该将存储单元阵列11设计成使得可以保留至少一层布线层(通常，上层布线层)，代替使用所有可利用的布线层，用于布线第一馈通布线16和第二馈通布线17。通常，在大多数情况下，在存储电路10的上层中，将电源和接地布线布置成网格图形。在这种情况下，应将第一馈通布线16和第二馈通布线17布线在比电源和接地布线的层高的层中，或布置在与电源和接地布线的层相同的层中，而不引起与电源和接地布线的短路。
在根据本实施例的存储电路10中，将多个存储单元分离地布置在两个矩形区域中，且在馈通输入端子13与馈通输出端子15之间仅设置一个中间缓冲电路14。在另一结构中，可以将多个存储单元分离地布置在N个矩形区域中(其中N为大于或等于3的整数)，并在馈通输入端子13与馈通输出端子15之间设置(N-1)个中间缓冲电路14，使得每一中间缓冲电路14连接在两个所述区域之间。
下面，介绍一种生成根据本发明实施例的存储电路的方法。如上所述，一般通过计算机执行存储器编译程序来生成根据本发明实施例的存储电路。在该存储器编译程序中，预先准备多种类型的存储电路元件(例如存储单元和译码电路)。存储器编译程序根据输入的存储电路的设计规格来从各种元件组合中选择最佳组合，然后自动产生存储电路的版图。下面将描述生成根据本发明实施例的存储电路的方法，其中为了方便说明，通过存储器编译程序来执行该方法。
图4是示出生成存储电路的方法(第一方法)的流程图。在图4中示出的方法中，首先，向存储器编译程序输入作为存储电路规格的存储容量、输入和输出端子数量、列数量、操作频率和馈通方向(步骤S101)。输入诸如“字线方向”或“位线方向”的值作为馈通方向。注意，在步骤S101输入的参数中，馈通方向是没有在常规存储器编译程序中使用过的参数。
接着，存储器编译程序根据在步骤S101输入的设计规格来计算馈通布线的负载。在步骤S102，根据输入的设计规格来确定存储电路的结构，然后根据确定的结构来计算馈通布线的负载。后面将详细描述步骤S102。
根据在步骤S102计算的馈通布线的负载，存储器编译程序确定作为中间缓冲电路的规格的中间缓冲电路的尺寸(步骤S103)，然后生成确定尺寸的中间缓冲电路(步骤S104)。
随后，根据在步骤S101输入的设计规格，存储器编译程序生成具有在步骤S104生成的中间缓冲电路的存储电路(根据本发明实施例的存储电路)(步骤S105)。步骤S105的工序是这样的，将产生中间缓冲电路的版图的工序添加到在常规存储器编译程序中执行的自动版图工序中。
如果在步骤S103确定的中间缓冲电路的尺寸大于预定的阈值，则存储器编译程序会返回到步骤S102，并改变存储电路的结构，然后重新计算馈通布线的负载，其后，再次在步骤S103确定中间缓冲电路的尺寸。存储器编译程序还重复执行步骤S102和S103来确定中间缓冲电路的尺寸的最佳值。
下面将详细描述图4中示出的步骤S102。这里作为实例，介绍图5中示出的存储电路10a的生成。如下面所述，在步骤S102，首先，确定存储电路的结构，计算馈通布线的长度，然后根据计算的长度来计算馈通布线的负载。
在存储单元阵列11中，将位线布线在给定的方向(图5中的垂直方向)中而将字线布线在与所述给定方向正交的方向(图5中的水平方向)中。将分为两组的多个存储单元23(在图5中仅示出单个存储单元23)分离地布置在构成整个存储单元阵列11的两个矩形区域中。布置在位线方向(图5中的垂直方向)上的A个存储单元23的阵列(其中A为大于或等于2的整数)被称之为“列24”。其中存储电路10a的输入和输出端子的数量为B(B为大于或等于1的整数)，布置在字线方向(图5中的水平方向)上的B个列24的选择被称之为“列选集(selection)25”。其中C为通过将存储电路10a的存储容量除以“AxB”而获得的值，通过在字线方向上布置C个列选集25，可以获得存储电路10a。
其中一个存储单元的宽度(字线方向上的尺寸)为w而一个存储单元的高度(位线方向上的尺寸)为h，则列24的宽度为w，列24的高度为Ah，列选集25的宽度为Bw，列选集25的高度为Ah，整个存储单元阵列11的宽度为BCw，整个存储单元阵列11的高度为Ah。以这种方式，根据在步骤S101输入的设计规格就确定了存储电路10a的结构。
随后，考虑到在步骤S101输入的馈通方向来计算馈通布线的长度。如果馈通方向为“字线方向”，则每一馈通布线的长度为BCw/2。如果馈通方向为“位线方向”，则每一馈通布线的长度为Ah/2。
根据计算的馈通布线的长度，来计算馈通布线的寄生电容，然后根据计算的寄生电路来计算馈通布线的负载。由此计算的负载被作为第一馈通布线16和第二馈通布线17的负载，并在步骤S103，参考该负载来确定中间缓冲电路14的尺寸。
图6是示出生成存储电路的方法(第二方法)的流程图。第二方法的特征在于从预先准备的缓冲电路中选择用作中间缓冲电路的缓冲电路。在执行第二方法之前，存储器编译程序预先准备多个具有不同驱动能力的可以用作中间缓冲电路14的缓冲电路。在执行第二方法中，存储器编译程序首先执行与包含于第一方法中的步骤S101至S103的工序相同的工序(步骤S201至S203)。然后存储器编译程序从预先准备的多个缓冲电路中选择在步骤S203确定尺寸的缓冲电路(步骤S204)。随后，存储器编译程序生成具有在步骤S204选择的作为中间缓冲电路的缓冲电路的存储电路(根据本发明实施例的存储电路)(步骤S205)。
根据上述第二方法，虽然预先需要准备多个类型的缓冲电路，但是在生成存储电路时，可以省略精确估计中间缓冲电路的尺寸的工序和产生中间缓冲电路的版图的工序，且因此可以比第一方法更容易地生成存储电路。而且，在许多情况下，在执行第二方法之前，可以使用用于设计逻辑电路等的标准逻辑单元作为预先准备的缓冲电路，且因此，不需要生成特别为中间缓冲电路设计的缓冲电路。
图7是示出生成存储电路的方法(第三方法)的流程图。第三方法的特征在于根据馈通布线的负载来确定每行中间缓冲电路的数量和中间缓冲电路的布置位置。在执行第三方法中，存储器编译程序首先执行与包含在第二方法中的步骤S201和S202的工序相同的工序(步骤S301和S302)。然后存储器编译程序根据在步骤S302计算的馈通布线的负载来确定每行中间缓冲电路的数量和中间缓冲电路的布置位置(步骤S303)。例如，按照下述方式来进行这种确定。预确定一个馈通布线负载的上限Lmax，且存储器编译程序确定馈通布线的数量N(N为大于或等于2的整数)，以使每一馈通布线的负载不超过上限Lmax。随后，存储器编译程序将存储单元阵列分为形状和尺寸相同的N个矩形区域，然后在N个矩形区域之间的区域中分别布置(N-1)个中间缓充电路。在步骤S303之后，存储器编译程序执行与包含于第二方法中的步骤S203和S204的工序相同的工序(步骤S304和S305)。然后存储器编译程序生成存储电路(根据本发明实施例的存储电路)，在该存储电路中，将在步骤S305选择的作为中间缓冲电路的缓冲电路设置于在步骤S303确定的布置位置(步骤S306)。
图8是示出生成存储电路的方法(第四方法)的流程图。第四方法的特征在于计算图3中示出的输入侧缓冲电路21和输出侧缓冲电路22的尺寸。在执行第四方法中，存储器编译程序首先执行与包含于第二方法的步骤S201和S202的工序相同的工序(步骤S401和S402)。随后，存储器编译程序根据在步骤S402计算的馈通布线的负载来计算中间缓冲电路14、输入侧缓冲电路21和输出侧缓冲电路22的尺寸(步骤S403)。然后存储器编译程序从预先准备的缓冲电路选择具有在步骤S403确定的尺寸的缓冲电路(步骤S404)。存储器编译程序生成具有在步骤S404选择的作为中间缓冲电路14、输入侧缓冲电路21和输出侧缓冲电路22的缓冲电路的存储电路(根据本发明实施例的存储电路)(步骤S405)。
注意，存储器编译程序在步骤S403还确定是否提供输入侧缓冲电路21，且在步骤S405，根据在步骤S403的确定来在输入侧缓冲电路21的提供与不提供之间变换。或者，在步骤S401，将作为存储电路的设计规格的参数“是否提供输入侧缓冲电路”输入到存储器编译程序，并且在步骤S405存储器编译程序可以根据在步骤S401输入的参数“是否提供输入侧缓冲电路”来在输入侧缓冲电路21的提供与不提供之间变换。对于输出侧缓冲电路22也应用同样的步骤。
而且，在步骤S401，将作为存储电路的设计规格的输出负载输入存储器编译程序，并且在步骤S403存储器编译程序可以根据在步骤S401输入的输出负载来确定输出侧缓冲电路22的尺寸。
根据本发明实施例的存储电路，允许和存储电路的操作无关的信号通过存储电路。此外，该信号经由中间缓冲电路的放大效果放大，到达馈通输出端子。而且，由于该信号通过存储电路，而不是绕过存储电路，所以信号通过其传播的布线的长度比常规情况短。因此，通过利用本发明的存储电路，达到了半导体集成电路的面积减小和速度提高。获得半导体集成电路面积减小的结果，提高了产量并相应地减小了半导体集成电路的制造成本。
通过提供输入侧缓冲电路，可以减小馈通输入端子的输入负载。此外，通过提供输出侧缓冲电路，可以最优化输出侧缓冲电路的驱动能力。
通过采用馈通输入端子和馈通输出端子设置在存储电路相对侧上的结构，或通过采用第一和第二馈通布线基本上呈直线连接馈通输入端子、中间缓冲电路和馈通输出端子的结构，可以增强半导体集成电路面积减小和速度提高的效果。
如上所述，根据生成本发明实施例的存储电路的方法，可以容易生成实现半导体集成电路面积减小和速度提高的存储电路。特别地，根据馈通布线的负载，通过确定每行中间缓冲电路的数量和中间缓冲电路的尺寸和布置位置，或确定输入侧缓冲电路的尺寸，可以容易生成具有各种结构和特性的存储电路。
本发明的存储电路实现了半导体集成电路的面积减小和速度提高，且因此可以应用于各种类型的在其上设置有逻辑电路和存储电路的半导体集成电路，诸如LSI系统。此外，生成本发明的存储电路的方法可以应用于存储器编译程序等。
虽然已经详细描述了本发明，但是前述说明在各方面为示例性的并非限制性的。应该理解在不脱离本发明的范围内可以设计大量的其它修改和变化。