半导体集成电路装置.pdf

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摘要
申请专利号:

CN01140664.X

申请日:

2001.09.20

公开号:

CN1348189A

公开日:

2002.05.08

当前法律状态:

撤回

有效性:

无权

法律详情:

发明专利申请公布后的视为撤回|||公开|||实质审查的生效

IPC分类号:

G11C7/00; H01L27/00

主分类号:

G11C7/00; H01L27/00

申请人:

株式会社东芝;

发明人:

丸山圭司; 大岛成夫

地址:

日本东京都

优先权:

2000.09.28 JP 297671/2000

专利代理机构:

中国国际贸易促进委员会专利商标事务所

代理人:

杜日新

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内容摘要

本发明提供一种能够抑制管脚电容随位构成而变动,并且容易在同一半导体芯片上设计多种位构成的半导体集成电路装置。它具备:半导体芯片;设于该半导体芯片内,与外部管脚电连接的布线D Q-pad;连接该布线D Q-pad,可变地调整该布线D Q-pad电容的管脚电容调整电路。该管脚电容调整电路,通过响应位构成转换信号×4e、×8e,将电容C11连接到布线D Q-pad,可变地调整布线D Q-pad的电容。

权利要求书

1: 一种半导体集成电路装置,其特征是具备: 半导体芯片; 设置于上述半导体芯片内,并与外部管脚电连接的布线;及 连接上述布线,可变地调整该布线的电容的管脚电容调整电路。
2: 根据权利要求1所述的半导体集成电路装置,其特征是上述管脚电 容调整电路,响应位构成转换信号,可变地调整上述布线的电容。
3: 根据权利要求2所述的半导体集成电路装置,其特征是 上述管脚电容调整电路包括电容和设置于上述电容与上述布线之间的 传输门电路, 上述传输门电路,响应上述位构成转换信号,将上述电容连接到上述 布线上。
4: 根据权利要求1所述的半导体集成电路装置,其特征是上述管脚电 容调整电路包括电容和设置于上述电容与上述布线之间的熔丝元件。
5: 根据权利要求2所述的半导体集成电路装置,其特征是上述电容的 电容值约等于上述外部管脚与其它外部管脚之间寄生的管脚间寄生电容 的值。
6: 根据权利要求3所述的半导体集成电路装置,其特征是上述电容的 电容值约等于上述外部管脚与其它外部管脚之间寄生的管脚间寄生电容 的值。
7: 根据权利要求4所述的半导体集成电路装置,其特征是上述电容的 电容值约等于上述外部管脚与其它外部管脚之间寄生的管脚间寄生电容 的值。
8: 根据权利要求1至7任一项所述的半导体集成电路装置,其特征是 上述电容配置在上述半导体芯片上的配置有焊盘的焊盘区内。
9: 根据权利要求1至7任一项所述的半导体集成电路装置,其特征是 上述电容配置在上述半导体芯片上的配置有与焊盘连接的电路的I/O 区内。
10: 根据权利要求8所述的半导体集成电路装置,其特征是上述管 脚电容调整电路阶段地调整上述布线的电容。
11: 根据权利要求9所述的半导体集成电路装置,其特征是上述管 脚电容调整电路阶段地调整上述布线的电容。
12: 根据权利要求1至7任一下所述的半导体集成电路装置,其特 征是上述管脚电容调整电路阶段地调整上述布线的电容。

说明书


半导体集成电路装置

    【发明领域】

    本发明涉及一种半导体集成电路装置,特别是,涉及调整寄生于外部管脚间的寄生电容的半导体集成电路装置。技术背景

    按照用户的系统,需要半导体存储器有各种各样的位构成。例如,256M DDR SDRAM的情况下,就是64M×4位、32M×8位、16M×16位等。

    这样一个个设计各种各样位构成的半导体存储器,特别是在开发周期或开发资源、开发费用或生产性方面都不是有效的。

    为了解决这个问题,在现有的半导体存储器中,如图12所示,搭载着转换位构成的转换电路,在半导体芯片的制造工序结束以后,通过使转换电路工作,变成可以在同一半导体芯片上对应多种的位构成。

    图12所示的半导体存储器设定为省略×16位构成。当将其转换成×4位构成时,在组装工序阶段,将×4位构成转换焊盘焊接到接地端管脚VSS。因此,倒相电路INV1的输出×4e成为“HIGH”电平,通过位构成转换控制电路,设定转换为×4位构成。

    并且,当转换成×8位构成时,与×4位构成转换时同样,将×8位构成转换焊盘焊接到接地管脚VSS。因此,倒相电路INV2的输出×8e成为“HIGH”电平,设定转换成×8位构成。

    并且,即使在×4位构成转换焊盘和×8位构成转换焊盘的哪一个也不焊接时(省略),焊盘的结点通过常通方式的PMOS晶体管P ch-1、P ch-2,变成“HIGH”电平。结果,倒相电路INV1、INV2的输出×4e、8e同时变成“LOW”电平,都不能转换成×4/×8/位构成,而作为×16位构成的半导体存储器进行工作。

    就半导体存储器来说,作为一种分别互相调整由各个半导体卖主提供的存储器特性的规格,并具有管脚电容特性。

    就管脚电容特性来说,如下所述,分别设定上限值和下限值,应该使设定收入该上限值与下限值的范围内。

    Input Pin Capacitance(输入管脚电容)

      …下限值2.5pF、上限值3.5pF

    Clock Pin Capacitance(时钟管脚电容)

      …下限值2.5pF、上限值3.5pF

    I/O  Pin Capacitance(I/O管脚电容)

      …下限值4.0pF、上限值5.0pF

    图13中示出JEDEC(Joint Electron Devices EngineeringCouncil)标准的,256M DDR SDRAM的SOP(II)封装的×4/×8/×16位构成的管脚配置图。

    如图13所示,连×4/×8/×16位构成,管脚数都与66管脚相同。而且,当×4/×8/位构成的时候,例如与×16位构成的时候比较,对成为过剩DQ管脚(I/O管脚),就不与半导体芯片连接,一般认为是NC管脚(No Connection P in)。用户多半把上述NC管脚用作电浮动状态地情况。

    但是,作为一个构成电容的分量,如图14和图15所示,管脚与管脚之间存在寄生的管脚间寄生电容。图15是沿图14中A-A′线的剖面图,并示出×4/×8/×16位构成时的管脚No.3~No.6部分。

    以下,以图14和图15中所示的管脚No.5(DQ0、DQ1)的寄生电容为例,考察有关管脚间的寄生电容。

    ×4/×8/位构成时,管脚No.5的寄生电容由于是电浮动的,所以该管脚No.5与管脚No.4之间的管脚间寄生电容C1可有忽略。因此,×4/×8/位构成时,管脚No.5的寄生电容就只有该管脚No.5与管脚No.6之间的管脚间寄生电容C0。

    可是,×16位构成时,由于管脚No.4不是NC管脚,管脚No.5的寄生电容就成为上述管脚间寄生电容C1和上述管脚间寄生电容C0之和。

    这样,在现有的半导体存储器中,某个特定管脚的寄生电容就随×4/×8/位构成时和×16位构成时而变动。

    半导体芯片内的电路是共同的,半导体芯片内的电容在各个×4/×8/×16位构成时是相同的。与此无关,现有的半导体存储器中,其管脚间寄生电容也随位构成而变动,因此其管脚电容特性,例如随×4/×8/位构成、×16位构成而变动,有时会妨碍在同一半导体芯片上实现多种的位构成。

    在各个×4/×8/×16位构成中,管脚电容特性难以收入规格的范围内时,为了按照位构成,弥补半导体芯片内减少的管脚间寄生电容,需要添加其它电容,必须准备专用布线掩模,在同一半导体芯片设计多种位构成就变得困难了。

    本发明鉴于上述的情况而作出发明,其目的在于提供一种可以抑制管脚电容随位构成的变动,而且容易在同一半导体芯片上设计多种位构成的半导体集成电路装置。发明内容

    为了达成上述目的,在本发明的半导体集成电路装置中,是以具备半导体芯片;设置于上述半导体芯片内,与外部管脚电连接的布线;及连接上述布线,可变地调整该布线电容的管脚电容调整电路为特征。附图说明

    图1表示本发明第1实施例的半导体存储器电路图。

    图2表示本发明第2实施例的半导体存储器电路图。

    图3表示本发明第3实施例的半导体存储器电路图。

    图4A、图4B、图4C分别表示电容C11的例子图。

    图5表示电容C11的第1布局例的平面图。

    图6表示电容C11的第2布局例的平面图。

    图7表示电容C11的第3布局例的平面图。

    图8表示电容C11的第4布局例的平面图。

    图9表示本发明第6实施例的管脚电容调整电路的电路图。

    图10表示本发明第7实施例的管脚电容调整电路的电路图。

    图11A是二维配置外部管脚的半导体封装立体图,图11B是二维配置外部管脚的半导体封装平面图。

    图12表示现有的半导体存储器电路图。

    图13表示256M DDR SDRAM的管脚配置的配置图。

    图14表示典型的半导体存储器封装剖面的剖面图。

    图15表示管脚间寄生电容图。具体实施方式

    本发明的半导体集成电路装置具有调整管脚电容的调整电路。该调整电路是在半导体芯片制造工序结束以后,关于连接半导体芯片外部的半导体芯片的结点,按照位构成调整其电容。

    以下,参照附图说明本发明的实施例。本说明之际,所有附图,对共同的部分附有共同的参照符号。

    (第1实施例)

    图1是表示本发明第1实施例的半导体存储器电路图。另外,图1中,作为被调整电容的管脚,例如设想图13中所示的管脚No.5。

    如图1所示,管脚电容调整电路包括:分别输入×4位、或×8位构成转换电路输出的×4e、×8e的OR电路OR-1;由输入OR电路OR-1的示出CADD的NMOS晶体管N ch-1和输入通过倒相电路INV3使输入CADD倒相后的bCADD的PMOS晶体管P-3构成的CMOS型传输门电路FER-1。该传输门电路FER-1的一端连接到与管脚No.5对应的DQ管脚焊盘的结点DQ-pad,其它端连接到电容C11的一个电极N1。对电容C11的另一个电极提供,例如接地电位VSS。

    下面,说明其工作。

    《×4/×8位时》

    ×4位时,在组装工序阶段,×4位转换焊盘被焊到接地管脚VSS上。因此,倒相电路INV1的示出×4e变成“HIGH”电平,通过位构成转换控制电路,将第1实施例的半导体存储器设定为×4位。

    同样,×8位时,在组装工序阶段,×8位构成转换焊盘被焊接到接地管脚VSS。因此,倒相电路INV2的示出×8e变成“HIGH”电平,通过位构成转换控制电路,将第1实施例的半导体存储器设为×8位。

    这样,×4/×8/位时,输出×4e、×8e的任一个成为“HIGH”电平。因此,OR电路OR-1的输出CADD变成“HIGH”电平,传输门电路FER-1为“接通状态”,结点DQ-pad经由传输门电路FER-1连接电容C11。结果,DQ-pad的电容就变成该结点DQ-pad上原来寄生的电容C10与上述电容C11之和(C10+C11)。

    《×16位构成时》

    ×16位时,×4位构成焊盘和×8位构成转换焊盘也都不焊接。因此,倒相电路INV1的输出×4e和倒相电路INV2的输出×8e同时为“LOW”电平,通过位构成转换控制电路,将第1实施例的半导体存储器设为×16位。

    这样,×16位时,输出×4e、×8e一起变成“LOW”电平。因此,OR电路OR-1的输出CADD变成“LOW”电平,传输门电路FER-1成为“接通状态”。结果,结点DQ-pad的电容只是该结点DQ-pad中原来寄生的电容C10。

    在这里,上述电容C11,理想的是设定与参照图15说明过的管脚间寄生电容C1相同值,或大致等同的值。因此,可以抑制管脚电容随位构成而变动。

    例如管脚间寄生电容C1,在现有的产品中,大体上为0.5pF。因此,将上述电容C11设定为与该值相同值,或大约同等值。只要这样水平的电容值,就可以在集成电路电路内充分形成。

    这样,在本第1实施例的半导体存储器中,由于具备管脚电容调整电路,所以能够抑制管脚电容随位构成而变动。

    进而,上述管脚电容调整电路,按照位构成转换信号×4e、×8e的电位,对调整管脚电容后的特定管脚输出用于调整其管脚电容的电信号CADD。因而,可以不必伴随布线的变更等而进行管脚电容的调整,为了按照位构成弥补半导体芯片内减少的管脚间寄生电容,也不需要准备用于添加其它电容的专用布线掩模。

    所以,容易在同一半导体芯片上设计多种的位构成。

    (第2实施例)

    图2是表示本发明第2实施例的半导体存储器电路图。

    如图2所示,第2实施例与第1实施例不同之处是位构成转换信号×4e、×8e的产生方法。

    在第1实施例中,对应×4/×8/位转换焊盘是否焊接到接地管脚VSS,分别产生位构成转换信号×4e、×8e。

    对于此,在第2实施例中,对应×4/×8/位转换熔丝FUSE×4、FUSE×8是否熔断,分别产生位构成转换信号×4e、×8e。

    下面,说明其工作。

    《×4/×8位》

    ×4位时,在半导体芯片制造工序结束的阶段,熔断×4位转换熔丝。因此,高电位VDD(“HIGH”电平)通过常通型的PMOS晶体管P ch-1,输入倒相电路INV1的输入端子,倒相电路INV1的输出变成“LOW”电平。本例的熔丝熔断方式,与第1实施例所示的焊接方式逻辑倒相。而且,分别增加倒相电路INV10、INV20。倒相电路INV10接收“LOW”电平的输入,输出“HIGH”电平的输出×4e。因此,第2实施例的半导体存储器与第1实施例的半导体存储器同样,通过位构成转换控制电路设定×4位。

    同样,×8位时,在半导体芯片制造工序结束的阶段,熔断×8位转换熔丝。因此,高电位VDD(“HIGH”电平)通过常闭型的PMOS晶体管P ch-2,输入倒相电路INV2的输入端子,倒相电路INV2的输出变成“LOW”电平。倒相电路INV20接收“LOW”电平的输入,输出“HIGH”电平的输出×8e。因此,第2实施例的半导体存储器,通过位构成转换控制电路设定×8位。

    这样,对于第2实施例的半导体存储器,×4/×8位时,任一个输出×4e、×8e都变成“HIGH”电平。因此,OR电路OR-1的输出CADD变成“HIGH”电平,传输门电路FER-1成为“接通状态”。结点DQ-pad通过传输门电路FER-1连接电容C11。结果,结点DQ-pad的电容变成该结点DQ-pad中原来寄生的电容C10与上述电容C11之和(C10+C11)。

    《×16位构成时》

    ×16位时,×4位转换熔丝FUSE×4和×8位转换熔丝FUSE×8哪个都不熔断。因此,倒相电路INV10的输出×4e和倒相电路INV20的输出×8e同时为“LOW”电平,第2实施例的半导体存储器,通过位构成转换控制电路设定为×16位。

    这样,在×16位时,输出×4e、×8e同时为“LOW”电平。因此,OR电路OR-1的输出CADD变成“LOW”电平,传输门电路FER-1变成“接通状态”。结果,结点DQ-pad的电容只是该结点DQ-pad原来寄生的电容C10。

    这样,在第2实施例中,也进行与第2实施例同样的工作,因而可以达到与第1实施例同样的效果。

    (第3实施例)

    在第1和第2实施例中,使用位构成转换信号×4e、×8e,控制管脚电容调整电路,但是也可以管脚电容调整电路独立进行控制。把这样的一个例子,作为本第3实施例进行说明。

    图3是表示本发明第3实施例的半导体存储器电路图。

    如图3所示,第3实施例与第1、第2实施例不同之处在于将管脚电容调整电路的传输门电路置换成熔丝元件FUSE-c。

    熔丝元件FUSE-c,例如×16位时被熔断。因此,电容C11在×16位时与第1、第2实施例  同样,跟结点DQ-pad分开,结点DQ-pad的电容变成仅结点DQ-pad上原来寄生的电容C10。

    并且,熔丝元件FUSE-c,例如×4/×8位时不熔断。因此,×4/×8位时与第1、第2实施例同样,连接有结点DQ-pad,结点DQ-pad的电容变成结点DQ-pad上原来寄生的电容C10与电容C11之和(C10+C11)。

    在这个第3实施例中,也与第1、第2实施例同样,可以按照位构成调整某一特定管脚的电容。因而可以达到与第1、第2实施例同样的效果。

    (第4实施例)

    本第4实施例是关于电容C11的形成例。

    图4A~图4C分别表示电容C11的例图。

    关于电容C11,如图4A所示,也可以由PN结电容来形成,如图4B所示,也可以没有结构由布线层1与布线层2之间的布线间电容形成。

    进而,如图4C所示,也可以例如由NMOS晶体管N ch-c的栅极电容形成。

    这样,对于电容C11就可以采用各种各样的电容。

    (第5实施例)

    本第5实施例是关于电容C11的布局例。

    图5是表示电容C11的第1布局例的平面图。

    如图5所示,半导体存储器芯片10,基本上具有至少存储核心区11、I/O区12和焊接区13的3个区域。

    在存储核心区11中,配置有存储单元行列状集成的存储单元阵列、行/列译码器、读出放大器和命令译码器等。

    行/列译码器,对列地址进行译码,选择上述存储单元阵列的地址。

    读出放大器,放大从上述存储单元输出的读出数据,或放大从外部输入的写入数据。

    命令译码器,对命令信号进行译码,输出内部控制信号控制存储器的工作。

    并且,在I/O区12中,配置有数据输出电路、数据输入电路、地址接收电路和命令接收电路等。

    数据输出电路,将存储核心区11输出的读出数据进行放大,并向焊盘输出。并且,就同步型半导体存储器的情况而言,与放大读出数据的同时,对时钟信号进行同步,并向焊盘输出。

    数据输入电路,通过焊盘接收外部输入的写入数据,放大所接收的写入数据并向存储核心区11输出。并且,就同步型半导体存储器而言,与放大写入数据的同时,对时钟信号进行同步,并向存储核心区11输出。

    地址接收电路,通过焊盘接收外部输入的行/列地址,放大所接收的行/列地址,向存储核心区11输出。并且,就同步型半导体存储器而言,与放大行/列地址的同时,对时钟信号进行同步,并向存储单元核心区11输出。

    命令接收电路,通过焊盘接收外部输入的命令信号,放大所接收的命令信号,向存储核心区11输出。命令信号例如是写入允许信号/WE、列地址选通信号/CAS、行地址选通信号/RAS、片选信号CS等。并且,就同步型半导体存储器而言,与放大命令信号的同时,对时钟信号进行同步,并向存储单元核心区11输出。

    在上述至少具有3个区域11、12和13的半导体存储器中,如图5所示,管脚电容调整电路中包含的电容11,可能配置在I/O区12与焊盘区13之间。

    图6是表示电容C11的第2布局例的平面图。

    在第1布局例中,在I/O区12与焊盘区13之间配置电容11,但是例如如图6所示,也可以配置在焊盘区13内。

    图7是表示电容C11的第3布局例的平面图。

    在第1布局例中,电容11被配置在连接焊盘pad和I/O区12的布线14(布线14相当于,例如图1、图2、图3中所示的结点DQ-pad)之间,例如如图7所示,然而也可以使其配置在布线14的下面,。

    图8是表示电容C11的第4布局例的平面图。

    在第2布局例中,电容11被配置焊盘pad之间,但是例如,如图8所示,也可以使其配置在焊盘pad之下。

    (第6实施例)

    图9是表示本发明第6实施例的管脚电容调整电路的电路图。

    在上述实施例中,虽然把包含于管脚电容调整电路中的电容C11作为一个电容,但是也可以设计电容C11为2个,或如图9所示为3个(C11-0~C11-2),或4个以上。

    这样的第6实施例,当只是一个电容难以获得于管脚间寄生电容C1大约同等的电容值时,利用本实施例是令人满意的。

    (第7实施例)

    图10是表示本发明第7实施例的管脚电容调整电路的电路图。

    上述实施例的管脚电容调整电路,对电容C10是否增加电容C11只进行二阶段调整,然而也可以对其进行二阶段以上阶段地调整。

    图10中所示的管脚电容调整电路,对电容C10添加电容C11-0,对电容C10添加电容C11-0和C11-1,对电容C10添加电容C11-0、C11-1、C11-2,作为可以进行所谓的四阶段的调整例。

    图10所示的管脚电容调整电路,按照电容调整信号CADD0~CADD2,可以取得例如传输门电路FER-0~FER-2之中,全部接通、只有一个断开、二个断开、全部断开的四种状态。因此,可以进行四阶段的调整。

    可以进行这种二阶段以上的阶段地调整的管脚电容调整电路,例如在某个特定的外部管脚,按照位构成,仅将与其邻接的2个外部管脚的一方变成浮空、双方也都浮空、双方都不浮空,对采用所谓3个状态的半导体存储器,也可以令人满意地利用。

    并且,在如图14、图15所示的TSOP(II)封装中,在某特定的外部管脚,与其邻接外部管脚不过是2个。在这种情况下,也可以进行至少三阶段以下的调整。

    但是,例如关于CSP封装,如图11A所示,在芯片的表面上二维配置外部管脚。这种封装的情况下,如图11B所示,对某个特定的外部管脚,与其邻接的外部管脚,例如变成有8个。这种情况下,需要进行至少九阶段以下的调整。

    所以,对二阶段以上,使阶段调整成为可能的管脚电容调整电路,在利用如图11A、图11B所示的CSP封装的情况下,特别能够有效应用。

    以上,已经用第1~第7实施例说明了本发明,但是本发明并不限定于这些实施例,在其实施当中没有脱离发明的构思范围下,也可以有种种变形。

    例如在上述实施例中,虽然将被调整电容的外部管脚是数据管脚,但是也可以是地址管脚、命令管脚,进而时钟管脚。

    并且,上述各个实施例,当然可以单独、或适当组合进行实施。

    进而,上述各个实施例中包括着各种阶段性的发明,通过对各个实施例中所揭示的多个构成要素的适当组合,也可以抽取各种阶段性发明。

    如以上说明的那样,根据本发明,可以提供一种抑制管脚电容随位构成的变动,而且容易在同一半导体芯片上设计多种的位构成的半导体集成电路装置。

半导体集成电路装置.pdf_第1页
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半导体集成电路装置.pdf_第2页
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半导体集成电路装置.pdf_第3页
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本发明提供一种能够抑制管脚电容随位构成而变动,并且容易在同一半导体芯片上设计多种位构成的半导体集成电路装置。它具备:半导体芯片;设于该半导体芯片内,与外部管脚电连接的布线D Qpad;连接该布线D Qpad,可变地调整该布线D Qpad电容的管脚电容调整电路。该管脚电容调整电路,通过响应位构成转换信号4e、8e,将电容C11连接到布线D Qpad,可变地调整布线D Qpad的电容。。

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