半导体存储装置 【技术领域】
本发明涉及半导体存储装置，尤其涉及半导体存储装置的存储单元中的各元件布局。
背景技术
一直以来，作为半导体存储装置，DRAM(Dynamic Random AccessMemory：动态随机存取存储器)和SRAM(Static Random AccessMemory：静态随机存取存储器)为人们所知。
DRAM是一种设有由一个MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和一个电容器构成的存储单元的半导体存储装置。由于存储单元的结构如此简单，因此，最适合于半导体器件的高度集成和大容量化，并被使用在各种电子设备中。
SRAM通常包括设有两个存取MOS晶体管和两个驱动MOS晶体管，以及两个负载MOS晶体管或电阻元件的存储单元。例如在日本专利申请特开平6-291281号公报、特开平7-161840号公报、特开昭62-257698号公报，公开了该SRAM的存储单元的结构例。
另外，还有使用DRAM的存储单元并具有与SRAM相同的接口的伪SRAM。
但是，在DRAM为了保持存储必须进行刷新动作，而且，对被刷新的存储单元不能进行写入和读出。因此，在要进行写入和读出的存储单元进行刷新过程中，刷新结束之前必须暂时中断写入和读出动作。而且，由于刷新动作而消耗的电流较大，因此，用电池等来保持存储内容时，可保持时间比SRAM短。
在SRAM的场合，虽然不需要刷新动作，但是构成一个存储单元的MOS晶体管等的元件数比DRAM多，因此，一个存储单元的占用面积比DRAM大。因而，很难实现大容量化，而且，与DRAM相比每1位所对应地成本(位成本)更高。
另一方面，伪SRAM使用了DRAM的存储单元，因此，能够实现大容量化，但是需要进行刷新动作。虽然可以通过使用自动刷新功能来免去来自外部的刷新动作，但在进行写入和读出动作过程中需要进行刷新动作。因此，在一个周期内就包括用于写入和读出动作的期间和刷新动作的期间，而且，其循环时间比通常的SRAM更长。另外，由于有刷新电流流过，因此，其消耗电流比通常的SRAM还大，由于电池的原因数据保持期间变短。
【发明内容】
如上所述，DRAM、SRAM、伪SRAM中分别存在固有的问题。因此，本发明的目的在于提供一种不需要进行刷新动作的，循环时间和消耗电流与通常的SRAM相等且能够使存储单元的占用面积小于通常的SRAM的占用面积的半导体存储装置。
本发明的半导体存储装置中设有：存储单元、层间绝缘膜以及电容元件。存储单元形成在半导体衬底上，并设有分别包含驱动MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管和负载元件的一对倒相器和存取MOS晶体管。层间绝缘膜将存取MOS晶体管、驱动MOS晶体管及负载元件覆盖。电容元件形成在层间绝缘膜上，并与存取MOS晶体管的漏极、驱动MOS晶体管的漏极及负载元件电连接。而且，驱动MOS晶体管的栅极宽度至多为存取MOS晶体管的栅极宽度的1.2倍。
本发明的半导体存储装置，由于设有存储单元，其中包括分别包含驱动MOS晶体管和负载元件的一对倒相器和存取MOS晶体管，因此，不需要进行刷新动作，并且能够使循环时间与耗电与通常的SRAM相等。另外，驱动MOS晶体管的栅极宽度至多为存取MOS晶体管的栅极宽度的1.2倍，因此，能够使存储单元的占用面积小于通常的SRAM的占用面积。
对于本发明的上述目的和其它目的、特征、形态和优点，通过附图在以下的详细说明中进一步确定。
【附图说明】
图1是本发明实施例1的半导体存储装置的存储单元的等效电路图。
图2是表示图1中所示的存储单元的第一布线图案和活性区图案的布局例的平面图。
图3是表示图1中所示的存储单元的第一和第二接触孔图案的布局例的平面图。
图4是表示图1中所示的存储单元的第三和第四接触孔图案和第二布线图案的布局例的平面图。
图5是表示图1中所示的存储单元的第三和第四布线图案的布局例的平面图。
图6是表示图1中所示的存储单元的第五接触孔图案和电容元件图案的布局例的平面图。
图7是表示电容元件图案的其它形状例的平面图。
图8是本发明实施例1的半导体存储装置的局部剖面图。
图9是表示第三和第四布线图案的其它形状例的平面图。
图10是表示在倒相器的交叉连接布线之间附加了多余的电阻元件的状态的存储单元的等效电路图。
图11是本发明实施例2的半导体存储装置的存储单元的等效电路图。
图12是表示本发明实施例3的半导体存储装置的存储单元的第三和第四布线图案的布局例的平面图。
图13是表示本发明实施例3的半导体存储装置的存储单元的第六接触孔图案和电容元件图案的布局例的平面图。
图14是本发明实施例3的半导体存储装置的局部剖面图。
图15是读出动作时的电容器的电容值和存储节点的最大电位之间的关系的示图。
【具体实施方式】
以下，用图1～图15就本发明的实施例进行说明。
实施例1
图1是本发明实施例1的半导体存储装置的存储单元的等效电路图。该半导体存储装置设有：形成存储单元的存储单元阵列区域和形成进行存储单元的动作控制的周边电路的周边电路区域。
如图1所示，存储单元含有：第一和第二倒相器，以及两个存取nMOS晶体管1、2。第一倒相器包括第一驱动nMOS晶体管3和第一TFT(p型薄膜晶体管：Thin Film Transistor)7，第二倒相器包括第二驱动nMOS晶体管4和第二TFT8。
第一倒相器和第二倒相器之间，相互的输入端与输出端被连接而形成触发器，而且，触发器的第一存储节点9与第一存取nMOS晶体管1的漏极连接，触发器的第二存储节点10与第二存取nMOS晶体管2的漏极连接。
第一和第二存取nMOS晶体管1、2的栅极，与字线(WL)15连接，第一和第二存取nMOS晶体管1、2的源极与位线(BL)16、位线(/BL)17连接。另外，第一和第二TFT7、8的源极，与电源(Vdd)连接，第一和第二TFT7、8的漏极分别与第一和第二存储节点9、10连接。第一和第二驱动nMOS晶体管3、4的源极与接地线(GND线)连接，第一和第二驱动nMOS晶体管3、4的漏极分别与第一和第二存储节点9、10连接。
而且，在第一和第二存储节点9、10，分别连接第一和第二电容元件(电容器)5、6。另外，使第一和第二存取nMOS晶体管1、2的栅极长度和栅极宽度，大致等于第一和第二驱动nMOS晶体管3、4的栅极长度和栅极宽度。
再有，在图1中，电位Vcp是后述的电容器的对置电极(上部电极)的电位，而在本实施例中，提供Vdd电位的1/2电位。但是，电位Vcp可以是与Vdd相同的电平，也可以是GND电平。
在通常的SRAM中，存取晶体管的尺寸和驱动晶体管的尺寸相等时，由于进行读出动作时电流从位线经由存取晶体管流入存储节点，因此，存储节点的电位将高于把该存储节点作为输入端的另一方倒相器的反相阈值。因此，数据将被破坏。
因此，存取晶体管的尺寸和驱动晶体管的尺寸的理想比例约为1∶3。这是因为，通过使存取晶体管的尺寸小于驱动晶体管的尺寸来减少流入存储节点的电流，同时增加从驱动晶体管向GND逃逸的电流。
因此，在传统的SRAM，必须使驱动晶体管的尺寸大于存取晶体管的尺寸。这样，驱动晶体管的变大尺寸就成为存储单元的尺寸增大的原因之一。
但是，在本实施例的半导体存储装置的存储单元，可以使上述的存取晶体管和驱动晶体管的布局图案上的尺寸大致相等，因此，能够使这些双个晶体管尺寸达到遵从处理规则(process rule)的最小晶体管尺寸。从而，能够使驱动晶体管的尺寸小于传统的尺寸，其结果能够缩小存储单元面积。
为了使存取晶体管的尺寸和驱动晶体管的尺寸如上述那样大致相等，在本实施例中，将10pF～30pF的电容元件与存储节点连接，或者适当调整存取晶体管和/或驱动晶体管与其它元件之间的接触部的电阻值。更具体地说，例如，将存取晶体管与位线之间的接触部的电阻值比如设为21～100kΩ，将驱动晶体管与接地线(GND线)之间的接触部的电阻值比如设为约20kΩ以下，从而使存取晶体管与位线之间的接触部的电阻值较大。
通过这样设置电容元件并调整接触电阻，即使是在存取晶体管的尺寸和驱动晶体管的尺寸大致相等的场合，也能够适当调整流入存储节点的电流量，而且，能够抑制读出动作时的数据破坏。
另外，由于晶体管的尺寸受到其它布局图案例如接触孔的配置等影响，所以可以不完全相等，而且，也可以有20％左右的差异。另外，基于尽可能使读出动作稳定的角度来考虑，最好使驱动晶体管的尺寸大于存储晶体管的尺寸。
在后述的存储单元图案中，即使驱动晶体管的栅极宽度为存取晶体管的栅极宽度的1.2倍，存储单元尺寸大体上不会变化。另外，对于存储单元的尺寸来说，栅极宽度尺寸变化的影响大于栅极长度尺寸变化的影响。因此，驱动MOS晶体管的栅极宽度最好是存取MOS晶体管的栅极宽度的0.8倍以上1.2倍以下。
下面，就本实施例的半导体存储装置的动作进行说明。
首先，对读出动作进行说明。假设第二存储节点10的电位为接地(GND)电平，第一存储节点9的电位为Vdd电平。在读出动作中，位线(BL)16和位线(/BL)17，通过预充电nMOS晶体管12、13和均衡nMOS晶体管11共同被预充电到Vdd电平。为了使位线达到Vdd电平，此时的信号线14的电平不小于在Vdd加上预充电nMOS晶体管12、13的阈值电压(Vth)的电平。另外，在预充电晶体管和均衡晶体管采用pMOS晶体管时，信号线14的电平可以是Vdd电平。
接着，在预充电结束且信号线14设为GND电平，位线(BL)16和位线(/BL)17上没有电荷的流入流出的状态之后，使字线15从GND电平充电到比Vdd高的电位。此时的电位，不小于在Vdd加上存取晶体管的阈值电压(Vth)的电平。
当字线15达到上述的电位时，电荷从位线(/BL)17向第二存取nMOS晶体管2流入。流入的电荷对第二电容元件(电容器)6充电，从而使第二存储节点10的电位从GND电平开始上升。
于是，在第二驱动nMOS晶体管4的源极-漏极之间产生电位差，并开始向GND线释放出电荷。为了使此时的第二存储节点10的电位不超过将该电位作为输入的含第一TFT7和第一驱动nMOS晶体管3的倒相器的反相阈值，设定位线电容、存取晶体管的源极-漏极电流值、电容元件的电容以及驱动晶体管的源极-漏极电流值。
例如，可以设定位线电容值为200fF左右，电容元件的电容为25fF左右，瞬态流过存取nMOS晶体管的电流值的最大值为15μA左右，流过驱动nMOS晶体管的电流值的最大值为9μA左右。
另外，为了调整流过存取nMOS晶体管的电流值，可以考虑有意地降低存取nMOS晶体管的源-漏区的杂质浓度来使源极-漏极间的电阻值增大。
例如，可以通过注入1×1013～1×1014(cm-2)左右的磷(P)或砷(As)，形成存取nMOS晶体管的源-漏区，而且，可以在上述注入的基础上，通过再注入1×1015～1×1015(cm-2)左右的磷(P)或砷(As)形成驱动nMOS晶体管的源-漏区。
另一方面，由于位线预充电电位为Vdd，字线15的电位为Vdd+阈值电压(Vth)，所以相对侧的第一存储节点9大约保持在Vdd电平。因此，在位线(BL)16和位线(/BL)17之间发生电位差。通过用读出放大器放大该电位差，可以读出存储单元的数据。
写入动作如下。假设第二存储节点10的电位为GND电平，第一存储节点9的电位为Vdd电平。首先用与读出动作时相同的方法，使位线(BL)16和位线(/BL)17预充电至Vdd电平。
接着，将信号线14设在GND电平，字线15设在Vdd+阈值电压(Vth)电平。然后，从输入驱动器向位线输出写入数据。此时，为了在第一存储节点9存储GND电平，在第二存储节点10存储Vdd电平，将位线(BL)16设在GND电平，位线(/BL)17设在Vdd电平上。
由此，使积蓄在第一电容元件5的电荷被抽出至位线(BL)16，并且使第一存储节点9的电平降到低于由将该电平作为输入的第二TFT8和第二驱动nMOS晶体管4构成的倒相器的反相阈值。此时，从第一TFT7提供的电流量，充分小于经由第一存取nMOS晶体管1向位线(BL)16放电的电流量。
通过这样倒相器的反相，从Vdd电平的位线(/BL)17开始向第二电容元件6进行充电，并最终第一存储节点9被充电至GND电平，第二存储节点10被充电至Vdd电平。由此结束写入动作。
接着，对数据保持进行说明。对于数据保持，与SRAM相同地通过设置触发器结构来锁存数据。也就是说，不需要进行如DRAM的刷新动作，而可通过与TFT型SRAM相同程度的耗电来保持数据。
另外，通过将电容元件与存储节点连接，能够大幅度改善软错误耐受能力。这里，软错误是指，由于从封装外壳所包含的U和Th释放出的α线通过半导体衬底中发生电子-空穴对，并由此所引起的噪声造成信息破坏，从而使存储器产生误动作的现象。
接着，就存储单元的数据在读出时不被破坏的进行非破坏性读出的条件进行说明。用图15，就存储节点的最大电位对于读出动作时的电容器的电容值的依赖关系进行说明。图15的横轴和纵轴分别表示电容器的电容值和存储节点的最大电位。
在图15中，用菱形标记标出来的曲线表示位线的寄生电容为180fF时的情况，用方形标记标出来的曲线表示位线的寄生电容为360fF时的情况。另外，电源电压Vdd为1.6V，nMOS晶体管的阈值电压Vthn为1.0V左右。
位线的寄生电容为180fF且电容器的电容值约为23fF，位线的寄生电容为360fF且电容器的电容值约为43fF时，存储节点的最大电位取1.0V。因此，例如位线的寄生电容为180fF时设置电容值比23fF大的电容器，存储节点的电位就不会超过nMOS晶体管的阈值电压1.0V，而且，即使存储单元的单元比(cell ratio)为1，存储数据也不会反相，并能够在不破坏存储数据的情况下进行读出。
如果假设最大的电位为1.0V，那么位线的寄生电容和存储单元电容之间的比，在位线的寄生电容为180fF时约为7.8，在位线的寄生电容为360fF时约为8.3。通常，DRAM的位线和存储单元的电容之比为3左右，因此，若与此相比，上述电容之比能够增大。
另外，在上例中将最大的电位设在1.0V，但是，为了降低电源电压的电压，最好降低阈值电压，并降低上述最大电位。因此，最好使位线的寄生电容和存储单元电容之间的比不大于8。
另外，通过与DRAM不同地将锁存电路设置在存储单元，不需要使上述电容比小于DRAM的电容比，因此，上述电容比最好是在3以上8以下。由于可以如此地使电容比大于DRAM，因此，位线和存储单元的电容比的允许范围将变大，而且，位线和存储单元的设计自由度将增加。另外，在进行破坏性读出时，电容比可以不满足3以上8以下的条件。
接着，利用图8就本实施例的半导体存储装置的存储单元的断面结构例进行说明。
如图8所示，在硅衬底等半导体衬底60的主表面上，引入p型杂质形成p阱区61。在该p阱区61的表面上有选择地形成元件分离区62。在图8的例中，形成沟道分离区作为元件分离区62。
在被元件分离区62包围的活性区63的表面上，形成存取nMOS晶体管68、驱动nMOS晶体管69等MOS晶体管。存取nMOS晶体管68含有：一组n型杂质区64、栅绝缘膜以及栅电极65。一组n型杂质区64在活性区63的表面隔着间隔地形成，成为存取nMOS晶体管68的源极或漏极。
在栅电极65上形成硅氧化膜等绝缘膜，并由氮化硅膜等形成绝缘膜66，将该绝缘膜和栅电极65覆盖。而且，形成由掺杂杂质的硅氧化膜等构成的第一层间绝缘膜71，将绝缘膜66覆盖。在该第一层间绝缘膜71上，形成分别到达存取nMOS晶体管68的源极和漏极的一组第一接触孔67和到达驱动nMOS晶体管69的栅电极的第二接触孔70。
在第一接触孔67和第二接触孔70内，形成由钨等导电材料构成的接触塞。在一方的第一接触孔67内的接触塞和n型杂质区(漏极)64之间的连接部成为存储节点90。
在第一层间绝缘膜71上形成第二层间绝缘膜72，并形成第三接触孔76，贯通该第二层间绝缘膜72。从第三接触孔76内开始至第二层间绝缘膜72上，形成由钨等构成的位线77。
在位线77上形成第三层间绝缘膜73。形成第四接触孔78，贯通第三层间绝缘膜73、位线77与第二层间绝缘膜72。在第四接触孔78的内表面上形成绝缘膜79。在该绝缘膜79的内侧形成接触塞。因此，通过绝缘膜79能够使接触塞和位线77之间电绝缘。
第三层间绝缘膜73上，形成TFT的栅电极(第一导电层)80。在该栅电极80上，隔着绝缘膜形成将形成TFT的源极、漏极及沟道区的TFT主体部(第二导电层)81。形成第四层间绝缘膜74，覆盖TFT的栅电极80和TFT主体部81。
在该第四层间绝缘膜74上，形成贯通TFT主体部81并到达TFT的栅电极80的第五接触孔82。在该第五接触孔82内形成接触塞，并通过该接触塞电连接一方的TFT的栅电极80和另一方的TFT的TFT主体部81。
在第四层间绝缘膜74上，形成第五层间绝缘膜75。在该第五层间绝缘膜75上，形成到达第四层间绝缘膜74和第五接触孔82内的接触塞的沟槽83。
在该沟槽83内，形成作为电容元件的电容器。在沟槽83的内表面上，形成由多晶硅等构成的电容器下部电极(第一电极)84，以与上述接触塞电连接。而且，在电容器下部电极84的表面进行粗糙面处理形成许多凸起。由此，可以增大电容器的表面积和电容器的容量。
在电容器下部电极84上，形成电容器绝缘膜85，在该电容器绝缘膜85上，形成由多晶硅等构成的电容器上部电极(第二电极)86。然后，形成保护绝缘膜87，覆盖电容器上部电极86。
如上所述，通过将位线77配置在TFT之下，不需要在TFT和电容器上设置用于位线接触孔的区域。因此，能够增大TFT和电容器的尺寸。
并且，由于与位线77相同层即第二层间绝缘膜72上也形成GND线，因此，位线接触孔和GND线接触孔都不用形成得太深。由此能够减小接触电阻。
另外，通过将TFT配置在电容器之下，可以避免信号线通过电容器。因此，电容器尺寸不会因信号线而受到限制，且电容器尺寸可以做大。
以下，利用图2～图7，就本实施例的半导体存储装置的存储单元的各层的图案布局例从最下层开始依次进行说明。
图2～7所示的存储单元区域25，用两根假想的纵线和横线加以规定。横线经过与字线的延伸方向邻接的一组存储单元的活性区之间的中间点，并与活性区平行延伸。纵线经过与位线的延伸方向邻接的一组存储单元的驱动晶体管的栅电极之间的中间点，并与驱动晶体管的栅电极平行延伸。
如图2所示，在一个存储单元区域25内，形成第一布线图案20～22和活性区图案23、24。这些图案全都是大致直线的形状，而且具有接近长方形的简单形状。第一布线图案20～22大致平行地延伸，活性区图案23、24在与第一布线图案20～22的延伸方向大致垂直的方向延伸，且被布置得大致相互平行。
第一布线图案20、21作为驱动nMOS晶体管的栅极图案，第一布线图案22作为字线和存取nMOS晶体管的栅极图案。该第一布线图案22配置在存储单元的中央。也就是说，字线将配置在存储单元的中央。
活性区图案23、24分别包含：驱动nMOS晶体管的源区、沟道区、漏区和存取nMOS晶体管的源区、沟道区、漏区。
在活性区图案23和第一布线图案20的交差部，形成一方的驱动nMOS晶体管，驱动nMOS晶体管的沟道区位于该交差部的正下面。在活性区图案23和第一布线图案22的交差部，形成一方的存取nMOS晶体管，存取nMOS晶体管的沟道区位于该交差部的正下面。
同样地，在活性区图案24和第一布线图案21的交差部，形成另一方的驱动nMOS晶体管，驱动nMOS晶体管的沟道区位于该交差部的正下面。在活性区图案24和第一布线图案22的交差部，形成另一方的存取nMOS晶体管，存取nMOS晶体管的沟道区位于该交差部的正下面。
如上所述，通过使第一布线图案20～22在相同方向延伸，能够使存储单元在字线的延伸方向上延长。由于位线在与字线垂直的方向上延伸，因此，在位线延伸方向上的存储单元的长度将比在字线延伸方向上的短。因此，通过采用上述的布局，能够使一个存储单元的位线长度变短。由此，能够减小每1位的位线电容，实现读出和写入动作的高速化。
一般来说，相对于一定的位线长度设置读出放大器，但通过采用上述的布局可增大位线延伸方向上的存储单元数量，因此，能够减少读出放大器的数量。随之，可简化周边电路，并缩小芯片尺寸。
另外，由于驱动nMOS晶体管的栅极宽度和存取nMOS晶体管的栅极宽度大致相等，因此，能够将活性区图案23、24形成为简单的长方形图案。从而，可以抑制与活性区图案23、24的形状和形成位置有关的制造偏差，并容易形成高精度的活性区图案23、24。
另外，可以将所有的图案配置在以存储单元区域25的中心为点对称的位置。因此，例如在字线方向，驱动nMOS晶体管和存取nMOS晶体管可设置一定的间隔。从而，能够使工艺上的改变因素相等地作用于四个MOS晶体管，并相等地保持四个MOS晶体管的性能。
另外，在与字线的延伸方向邻接的存储单元内，成为驱动nMOS晶体管的栅极的第一布线图案20、21突出地形成。由此，能够减小MOS晶体管的截止电流。此外，能够使邻接的存储单元内的第一布线图案20、21之间保持一定的间隔，并均匀地保持第一布线图案20、21的图案化之后的完工状态。
如图3所示，在上述的第一布线图案20～22和活性区图案23、24的上层，形成第一接触孔图案(接触部)26～31和第二接触孔图案(接触部)32、22。
第一接触孔图案26、27是连接驱动nMOS晶体管的源极和上层布线的接触孔图案，第一接触孔图案28、29是连接成为存储节点的活性区和上层布线的接触孔图案，第一接触孔图案30、31是连接存取nMOS晶体管和位线的接触孔图案，第二接触孔图案32、22是连接驱动nMOS晶体管的栅极和上层布线的接触孔图案。
第一接触孔图案26～31是形成自调准接触的接触孔图案。自调准接触用的接触孔不达到各MOS晶体管的栅极地接近栅极而形成，而且，在该接触孔内埋入将成为接触塞的桩形的多晶硅。第二接触孔图案32、33与第一接触孔图案26～31分开形成，而且，在第二接触孔图案32、33内也桩形地埋入将成为接触塞的多晶硅。
如图4所示，在上述的第一接触孔图案26～31和第二接触孔图案32、22的上层，形成第二布线图案38～41、第三接触孔图案(接触部)34～37以及第四接触孔图案(接触部)42～45。
第三接触孔图案34～37配置在第一接触孔图案26、27、30、31内形成的多晶硅接触塞上，与第二布线图案38～41连接。
第二布线图案38～41例如为钨布线图案，第二布线图案38、39将成为位线，第二布线图案40、41将成为GND线。因此，第三接触孔图案34、35对应于GND线接触部，第三接触孔图案36、37对应于位线接触部。
再有，为了限制流入存储节点的电流流入量，最好使位线接触部下的活性区内的杂质浓度低于GND线接触部下的活性区内的杂质浓度。另外，可以通过使位线接触部的面积小于GND线接触部的面积，限制上述的电流流入量。
如图4所示，配置一组GND线，其间夹着一组位线。也就是说，在一组位线的两侧配置GND线。由此，能够得到由GND线引起的屏蔽效果。从而，能够改善对来自邻接的存储单元的位线的噪声的耐受能力。
另外，通过使GND线在与字线延伸方向垂直的方向上延伸，在选择一条字线时，从与该字线连接的存储单元流入GND线的电流，分别流入与各存储单元连接的GND线。因此，能够避免来自与字线连接的所有存储单元的电流集中到预定的GND线，并抑制存储单元内的GND电平的上升。从而，能够防止由GND电平的上升引起的读出时的数据反相。
此外，在上述的布局中，与字线的延伸方向邻接的存储单元含有独立的GND接触孔，而不是共有GND接触孔。由于在邻接的存储单元共有GND接触孔时GND电平容易上升，因此，通过如上所述的不与字线的延伸方向邻接的存储单元共有GND接触孔，能够抑制存储单元内的GND电平的上升。
第四接触孔图案42、43位于第二接触孔图案32、33之上，而且，形成在第四接触孔图案42、43内的接触塞与形成在第二接触孔图案32、33内的接触塞电连接。
第四接触孔图案44、45位于第一接触孔图案28、29之上，而且，形成在第四接触孔图案44、45内的接触塞与形成在第一接触孔图案28、29内的接触塞电连接。
如图5所示，在上述的第二布线图案38～41、第三接触孔图案34～37以及第四接触孔图案42～45的上层，形成第三布线图案46、47和第四布线图案48、49。由该第三布线图案46、47和第四布线图案48、49形成TFT。
第三布线图案46、47例如由多晶硅构成，并同时充当交叉连接布线和TFT的栅电极。第四接触孔图案43、45内的接触塞，与第三布线图案47电连接。因此，第三布线图案47经由第一接触孔图案29和第二接触孔图案33，与第一布线图案(驱动晶体管的栅电极)20和活性区24上的存储节点连接。
第四接触孔图案42、44内的接触塞，与第三布线图案46电连接。因此，第三布线图案46经由第一接触孔图案28和第二接触孔图案32，与第一布线图案(驱动晶体管的栅电极)21和活性区23上的存储节点连接。
如图5所示，第三布线图案46、47大致为三角形形状。第三布线图案46、47的形状最好是类似于直角三角形的形状。由此，能够减小倒相器的交叉连接布线的电阻，同时确保TFT的沟道长度。
与此形成对比，如图9所示，如将第三布线图案46、47作为L字型的图案，倒相器的交叉连接布线的长度变长。因此，如图10所示，等效于在倒相器的交叉连接布线之间附加多余的电阻元件88、89的状态，并将成为写入动作延迟的因素。
第四布线图案48、49例如由多晶硅构成，分别包含：TFT的漏区480、490，沟道区481、491，源区482、492及Vdd布线部483、493。Vdd布线部483、493与字线的延伸方向在同方向延伸。
漏区480、490经由图6所示的第五接触孔图案50、51内的接触塞，与第三布线图案46、47电连接。由此，能够将一方的TFT的栅电极与另一方的TFT的漏极电连接，并实现将另一方的TFT的输出输入到一方的TFT的交叉连接结构。
另外，第四布线图案48、49为弯曲形状，以便沿着第五接触孔图案50、51的外周延伸。更详细地说，在第四布线图案48、49上，设置在与字线延伸方向垂直的方向上延伸的部分(沟道部分)和在与字线的延伸方向平行的方向上延伸的部分(漏极部分)，并通过这些部分将TFT的漏极接触孔周围部分地包围。通过将第四布线图案48、49的一部分设置成这样的弯曲形状，能够使TFT的沟道长度变长。其结果，能够减小TFT截止时的漏电流，并减小数据保持时的耗电。
如图6所示，在上述的第三布线图案46、47和第四布线图案48、49的上层，形成第五接触孔图案50、51和电容元件图案52、53。
第五接触孔图案50将电容元件图案52的下部电极(第一电极)与TFT的漏区480和第三布线图案47电连接。另外，第五接触孔图案51将电容元件图案53的下部电极(第一电极)与TFT的漏区490和第三布线图案46电连接。
作为电容元件图案52、53，可例举圆柱形电容器。在图4的例中，电容元件图案52、53的平面形状为长方形，但电容元件图案52、53的平面形状可以是圆形、三角形、正方形、五边形以上的多边形等任意形状。电容元件图案52、53分别包含：上述的下部电极(第一电极)、电容器绝缘膜(介质薄膜)及上部电极(第二电极)。
电容元件图案52、53的下部电极，经由第五接触孔图案50、51与第三布线图案46、47电连接。因此，电容元件图案52、53的下部电极，也具有TFT的栅电极的作用。
也就是说，TFT的沟道区481、491从上下被电容元件图案52、53的下部电极和TFT的栅电极夹于其间，TFT具有所谓的双栅极结构。由此，能够提高TFT的导通/截止电流比。
另外，如图7所示，可使电容元件图案52、53的平面形状与第三布线图案46、47的平面形状相同。该场合，形成电容元件图案52、53时，可使用形成第三布线图案46、47用的掩模，从而可减少掩模数量。
实施例2
接着，用图11就本发明的实施例2进行说明。在上述的实施例1中，就采用TFT作为负载元件的一例作了说明，但如图11所示，可使用电阻元件18、19作为负载元件。
作为电阻元件18、19，可使用例如含杂质的多晶硅层等。这样，通过用电阻元件18、19作为负载元件，与采用TFT的场合相比能够简化存储单元的结构。
另外，电阻元件18、19最好形成在与TFT相同的层上，例如在图8的例中，形成在第三层间绝缘膜73上。此外的结构与实施例1的相同。
实施例3
接着，利用图12～图14就本发明的实施例3进行说明。在上述的实施例1中，将TFT的栅极配置在形成TFT的源极和漏极的布线的下侧(半导体衬底侧)，但在本实施例3中，将TFT的栅极配置在形成TFT的源极和漏极的布线的上侧。由此，能够增大TFT在导通状态时的电流量。
如图12所示，在本实施例3中，将作为TFT的栅极的第三布线图案46a、47a，配置在包含TFT的源区、沟道区、漏区及Vdd布线部的第四布线图案48、49的上层。另外，第三布线图案46a、47a由与形成交叉连接布线的导电层不同的导电层构成，并形成在交叉连接布线用的导电层的上层。
另外，使第三布线图案46a、47a的形状与图5等中的第三布线图案46、47的形状不同。更具体地说，将第三布线图案46a、47a的斜边作成如锯齿的形状即凸凹交替排列的形状。
如图13所示，在第三布线图案46a、47a上形成第六接触孔图案54、55，在该第六接触孔图案54、55上形成电容元件图案52、53。第六接触孔图案54、55，分别将第三布线图案46a、47a和电容元件图案52、53电连接。
接着，利用图14就本实施例3的半导体存储装置的存储单元的断面结构例进行说明。
如图14所示，在第四层间绝缘膜74上形成构成TFT主体部81的导电层，并且，在第四层间绝缘膜74上形成氧化膜等绝缘膜(栅绝缘膜)91，延伸至该TFT主体部81上。
另外，形成第五接触孔82，以贯通绝缘膜91和TFT主体部81并到达导电层80a。上述的导电层80a具有交叉连接布线的作用。形成掺杂多晶硅等导电层，从第五接触孔82内延伸至绝缘膜91上。TFT的栅电极80b由该导电层的一部分来形成。
再有，可通过在第五接触孔82内另外形成接触塞，并在绝缘膜91上形成材料与该接触塞不同的导电层，作为TFT的栅电极80b。
在第五层间绝缘膜75中形成第六接触孔92，以连通到TFT的栅电极80b，并在该第六接触孔92内埋入导电层形成接触塞。在第六接触孔92上形成到达接触塞的沟槽83，该沟槽83使得该沟槽83内形成的电容器下部电极84和第六接触孔92内的接触塞电连接。而上述以外的断面结构，与图8的结构大致相同。
至此，对本发明作了详细的说明，但上述说明只是为了例示，并不对本发明构成限定，应当明白本发明精神和发明范围只由附加的权利要求书加以规定。