小功率逻辑门 相关申请
本发明涉及同时提交且共同转让的序列号[代理人档案号为200206909]、题为“选择存储器阵列内的存储单元的方法和装置”的申请。
【技术领域】
本发明一般涉及数字逻辑部件。更具体地说，本发明涉及适合用于存储器地址解码的小功率逻辑门。
背景技术
计算装置需要存储器。存储器可包括只读存储器(ROM)或随机存取存储器(RAM)。存储器一般包括排列成行和列的存储单元。通过使用通常称为字线和位线的行选择线和列选择线来对各个存储单元进行存取。
通常，计算装置通过地址线对存储器的存储单元中储存的数据进行存取。每个存储单元具有特定的地址，它允许计算装置对储存在每个存储单元内的数据进行存取。
地址解码器接收地址线，并根据地址解码器收到的地址提供对相应字线和位线的选择。如上所述，字线和位线实现对存储单元的选择。
ROM装置通常包括存储单元阵列。存储单元通常按行和列进行配置。每行一般包括对应的字线，而每列一般包括对应的位线。图1表示存储单元110、120、130、140、150、160、170、180、190的ROM阵列以及对应的字线(WL)和位线(BL)。ROM存储单元110-190位于这些字线和位线的交叉点处，每个ROM存储单元110-190一般存储一比特的信息。
ROM存储单元110-190包括将ROM存储单元110-190设置为至少两种逻辑状态其中之一的功能。每种逻辑状态表示一比特的信息。此外，ROM存储单元110-190还包括读取每个ROM存储单元110-190的逻辑状态的功能。
ROM单元的逻辑状态可以根据熔断或反熔断ROM技术来设置。ROM单元的第一状态可以包括选择该ROM单元的字线和位线之间的二极管连接。ROM单元的第二状态可以包括选择该ROM单元的字线和位线之间地“开路”连接(即无连接)。这两种状态通常都易于检测。
图2表示在典型地址解码器内包括的逻辑门。该地址解码器包括常规二极管电阻逻辑(DRL)解码技术。解码器接收地址线A[0]、A[1]、A[2]并选择对应的字线WL1、WL2、WL3。每个字线包括与电源电压电位连接的电阻210、211、212。如果任何一个地址线输入处于低电压电位，则相应的字线WL1、WL2、WL3也通过相应的电阻210、211、212和相应的串联二极管被下拉到低电压电位(不被选择)。如果所有对应的地址线处于高电压电位，则字线被选中，而相应的电阻210、211、212不导通电流，因为相应的串联二极管都不导电。
箭头240、250表示通过非选定字线的逻辑门的电流。从图2中可以看到，地址解码器的上拉电阻210、211、212中唯一不导电的是对应于选定字线的上拉电阻210。对于大的存储单元阵列，这可能有问题，因为大的存储单元阵列需要许多字线。由于除选定字线以外的所有字线都包括导电的上拉电阻，所以包括大量字线的存储单元阵列会消耗大量功率。
希望有一种装置和方法用于消耗少量功率的逻辑门。希望该逻辑门适合于结合到存储器的地址解码器中，具体地说，大的存储器阵列的存储器地址解码器中。
发明内容
本发明包括用于消耗少量功率的逻辑门的装置和方法。所述逻辑门适合于结合到存储器的地址解码器中。
本发明的第一实施例包括一种逻辑门。该逻辑门包括电荷保持器件。充电电路选择性地为电荷保持器件提供预定电荷。逻辑门的输出随电荷保持器件上的电荷而定。该逻辑门还包括多个输入。所述多个输入电连接到电荷保持器件，以便在多个输入中任一个为第一电压电位时，修改电荷保持器件的电荷。
本发明的另一个实施例包括地址解码器。所述地址解码器包括电荷保持器件。充电电路选择性地为所述电荷保持器件提供预定电荷。地址解码器的输出随电荷保持器件上的电荷而定。该地址解码器还包括多个地址线。多个地址线与电荷保持器件电连接，以便在多个地址线中任一个处于第一电压电位时修改电荷保持器件的电荷。
参考下面以举例方式说明本发明原理的结合附图的详细描述，会理解本发明的其它方面和优点。
【附图说明】
图1说明存储单元阵列。
图2说明典型存储单元阵列的地址解码器逻辑。
图3说明根据本发明实施例的逻辑门。
图4说明表示图3的逻辑门的各点的电压电位的波形。
图5说明根据本发明的另一个实施例的逻辑门。
图6说明表示图5的逻辑门的各点的电压电位的波形图。
图7说明根据本发明实施例的地址解码器。
图8说明根据本发明的另一个实施例的地址解码器。
图9说明根据本发明实施例的存储器阵列。
图10说明根据本发明实施例的计算系统。
【具体实施方式】
如用于说明的各图所示，本发明是在适合用于存储器地址解码器中的小功率逻辑门中实施的。存储器的地址解码器提供对存储单元阵列内的地址线的选择。
由于加工原因，可能希望这样制造只读存储器(ROM)集成电路，使得ROM的有源器件(如晶体管)与ROM的无源器件(如电阻、二极管、电容器和电感器)分开加工。这可以通过将ROM制造成多个集成电路来实现，其中，有源器件制造成一个与无源器件集成电路分开的集成电路。
包括前述二极管存储元件的ROM可以用与ROM的有源器件分开的集成电路上的存储元件来制造。在这种方案中，将地址解码器包括在与存储元件相同的集成电路上可能是有利的，因为可能有大量的字线和位线要选择这些存储元件。因此，地址解码器应该包括无源器件而不是有源器件。二极管电阻逻辑可以包括在无源器件地址解码器中。
图3说明根据本发明实施例的逻辑门300。一般，图3的逻辑门300起“与”门的作用。
逻辑门300一般包括电荷保持器件305。充电电路选择性地为电荷保持器件305提供电荷。逻辑门输出(“输出”)被设置为随电荷保持器件305上的电荷而定。多个输入(“输入1”、“输入2”...“输入N”)电连接到电荷保持器件305，以便在多个输入(“输入1”、“输入2”...“输入N”)中任一个低于第一电压电位(例如VCC-VD)时，修改电荷保持器件305的电荷，其中VD是正向偏置的串联充电二极管两端的电压降。图3只包括三个输入，但是应当理解，逻辑门300可以接收任何数量的输入。
图3的电荷保持器件可以是充电电容器305。对于图3的实施例，电容器305的充电由使充电晶体管310导通的预充电线(“预充电”)启动。当充电晶体管310导通时，电源电压VCC通过串联电阻320和串联充电二极管330电连接到充电电容器305。
一般，对充电电容器305充电，直到充电电容器305两端的电压电位大约为VCC-VD为止，其中VD是正向偏置的串联充电二极管330两端的电压降。预充电是有时间控制的。即，充电晶体管310在充电电容器305充满电之后截止。
充电电容器305的电荷一直保持在充电电容器305上，直到输入(“输入1”、“输入2”...“输入N”)中任一个包含的电压电位低于使相应逻辑二极管340、350、360导通所需的电压电位为止。如果逻辑二极管340、350、360中任一个导通，则充电电容器上的电荷将被修改。不同于先有技术的是，本实施例包括与上拉电阻(串联电阻320)串联的反向偏置二极管(串联充电二极管330)。因此，此逻辑门只消耗瞬态功率。
充电电路可包括充电晶体管310。充电晶体管是一个可位于第一衬底上的有源器件。逻辑门300的其余部分和连接输出(“输出”)的电路可以设在第二衬底上。这提供了将一个衬底上的有源器件与另一个衬底上的无源器件隔离的优点。稍后将说明，可以将单个充电晶体管连接到多个逻辑门。
图4说明图3的逻辑门在工作期间的电压电位的波形。预充电线(“预充电”)最初为高电位，使充电晶体管310截止(晶体管310表示为p-沟道晶体管)，这使得充电电容器含有未知的电荷量。
图4包括“输出1”和“输出2”。“输出1”表示图3的逻辑门在其所有输入处于高电压电位时的“输出”。“输出2”表示图3的逻辑门在其至少一个输入处于低电压电位时的“输出”。
最初，预充电线(“预充电”)处于高电压电位。这对应于充电晶体管310“截止”或不导电。最初，“输出1”和“输出2”都处于不明确的电压电位(如图4的交叉阴影部分所示)。
当预充电线(“预充电”)在点410处向低电压电位转变时，由于充电晶体管310“导通”而使电容器305预充电，输出(“输出1”、“输出2”)开始向高电压电位(VCC-VD)转变。输出(“输出1”、“输出2”)保持在高电压电位，而预充电线(“预充电”)保持在低电压电位。
当预充电线在点430处向高电压电位转变时，充电晶体管310再次“截止”。这时，输出(“输出1”、“输出2”)的电压电位开始不同。这些输出(“输出1”、“输出2”)的电压电位变成随输入(“输入1”、“输入2”、“输入3”)的电压电位而定。
“输出1”描述这样的情况：如果所有的输入都处于高电压电位且所有对应的输入二极管340、350、360不导通电流，则逻辑门的输出保持在高电位。
“输出2”描述这样的情况：如果逻辑门的任何一个输入处于低电压电位，则该逻辑门的输出向低电压电位转变。如果输入电压电位接近零，则所述低电压电位约等于VD。该转变表示在点420处。
图5说明根据本发明的另一个实施例的逻辑门500。一般，图5的逻辑门500起“或”门的作用。
逻辑门500一般包括电荷保持器件505。充电电路选择性地为电荷保持器件505提供电荷。逻辑门输出(“输出”)被设置为随电荷保持器件505上的电荷而定。多个输入(“输入1”、“输入2”...“输入N”)电连接到电荷保持器件505，以便在多个输入(“输入1”、“输入2”...“输入N”)中任一个高于第一电压电位(例如VD)时，修改电荷保持器件505的电荷。图5只包括三个输入，但是应当理解，逻辑门500可以接收任何数量的输入。
最初，逻辑门500的充电电容器505通过放电晶体管510、放电二极管530和放电电阻520放电。当预充电线(“预充电”)处于高电压电位时，放电晶体管510导通，从而为充电电容器505中的任何电荷提供放电路径。放电之后，充电电容器505一般保持使充电电容器505的电压电位为VD的电荷，其中VD是放电二极管530两端的电压降。
如果输入(“输入1”、“输入2”、“输入3”)中任一个处于高电压电位，则充电电容器通过串联输入二极管540、550、560其中之一充电至高电压电位。如果任一个输入处于VCC的电压电位，则充电电容器充电至VCC-VD。
不同于先有技术的是，本实施例包括输入二极管，如果这些输入二极管两端的电压电位小于二极管导通电压电位VD(在硅元件中通常为0.6伏)则阻止电流流动。因此，此逻辑门只消耗瞬态功率。
图6说明表示图5的逻辑门的各点的电压电位的波形。预充电线(“预充电”)最初处于低电位，而充电电容器包含不确定的电荷量。
图6包括“输出1”和“输出2”。“输出1”表示图5的逻辑门在其所有输入都处于低电压电位时的“输出”。“输出2”表示图5的逻辑门在其至少一个输入处于高电压电位时的“输出”。
最初，预充电线(“预充电”)处于低电压电位。这对应于充电晶体管510“截止”或不导电。“输出1”和“输出2”都处于不明确的电压电位(如图6的交叉阴影部分所示)。
当预充电线(“预充电”)在点610处向高电压电位转变时，由于充电晶体管310“导通”而使电容器305放电，输出(“输出1”、“输出2”)开始向低电压电位(VD)转变。输出(“输出1”、“输出2”)保持在低电压电位，而预充电线(“预充电”)保持在高电压电位。
当预充电线在点630处转为低电压电位时，充电晶体管510再次“截止”。此时，输出(“输出1”、“输出2”)的电压电位开始不同。这些输出(“输出1”、“输出2”)的电压电位变成随输入(“输入1”、“输入2”、“输入3”)的电压电位而定。
“输出1”描述这种情况：如果所有的输入都处于低电压电位而且所有对应的输入二极管340、350、360不导通电流，则逻辑门的输出保持在低电位。
“输出2”描述这种情况：如果逻辑门的任一输入处于低电压电位，则该逻辑门的输出转变为高电压电位。如果任一输入电压电位处于高电压电位，则所述高电压电位约等于VCC-VD。该转变表示在点420处。
图7说明根据本发明实施例的地址解码器。地址解码器一般包括许多图3的逻辑门。每个逻辑门与对应的字线WL1、WL2、WL3相关联。图7仅包括三条字线。但是，还可以包括更多的字线。
最初，每次只有一个字线包含高电压电位。具有高电压电位的字线对应于选定的存储单元。其余的所有字线包括低电压电位。不同于先有技术的是，本实施例不包括上拉电阻。因此，此逻辑门只消耗瞬态功率。
第一地址解码器逻辑门提供对第一字线WL1的选择。如果所有的地址线A[0]、A[1]、A[2]都处于高电压电位，则第一字线WL1被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器705充电开始的。通过选择(施加大得足以使充电晶体管710导通的电压电位)“预充电”线来对充电电容器705充电。选择“预充电”线使充电电容器705随着电流流经充电晶体管710、充电电阻712和充电二极管714而累积电荷。
在充电电容器705已经充电之后，可以取消选择“预充电”线，允许选择字线。一般，充电电容器705被充电到VCC-VD的电压电位。
如果所有地址线A[0]、A[1]、A[2]都处于高得足以使串联输入二极管716、718、720都不导通的电压电位，则第一字线WL1被选中。即，这些串联输入二极管716、718、720都不导通电流。由此，充电电容器705保持所有的电荷，且第一字线WL1被选中。
如果任何地址线A[0]、A[1]、A[2]具有的电压电位比充电电容器705的电压电位低，差值为二极管电压降，则对应的串联输入二极管716、718、720会导通电流，且充电电容器705将通过对应的串联输入二极管716、718、720放电。这对应于字线WL1未被选中。
第二地址解码器逻辑门提供对第二字线WL2的选择。如果所有地址线A[0](反相的)、A[1]、A[2]都处于高电压电位，则第二字线WL2被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器725充电开始的。通过选择(施加电压电位以使充电晶体管730导通)“预充电”线来对充电电容器725充电。选择“预充电”线使充电电容器725随着电流流经充电晶体管730、充电电阻732和充电二极管734而累积电荷。
如果所有地址线A[0](反相的)、A[1]、A[2]都处于高得足以使任何串联输入二极管736、738、730都不导通的电压电位，则第二字线WL2被选中。即，这些串联输入二极管736、738、730都不导通电流。由此，充电电容器725保持其所有的电荷，且第二字线WL2被选中。
如果任何地址线A[0](反相的)、A[1]、A[2]具有的电压电位低于充电电容器725的电压电位，其差为二极管电压降，则对应的串联输入二极管736、738、730将会导通电流，且充电电容器725将通过对应的串联输入二极管736、738、730放电。这对应于字线WL2未被选中。
第三地址解码器逻辑门提供对第三字线WL3的选择。如果所有地址线A[0]、A[1](反相的)、A[2]都处于高电压电位，则第三字线WL3被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器745充电开始的。通过选择(施加大到足够使充电晶体管750导通的电压电位)“预充电”线来对充电电容器745充电。选择“预充电”线使得充电电容器745随着电流流经充电晶体管750、充电电阻752和充电二极管754而累积电荷。
如果所有地址线A[0]、A[1](反相的)、A[2]都处于高得足以使任何串联输入二极管756、758、750都不导通的电压电位，则第三字线WL3被选中。即，这些串联输入二极管756、758、750都不导电。由此，充电电容器745保持其所有的电荷，且第三字线WL3被选中。
如果任何地址线A[0]、A[1](反相的)、A[2]具有的电压电位低于充电电容器745的电压电位，其差为二极管电压降，则对应的串联输入二极管756、758、750将会导通电流，且充电电容器745将通过对应的串联输入二极管756、758、750放电。这对应于字线WL3未被选中。
充电二极管714、734、754在完成字线选择之后，提供选定字线与所有非选定字线之间的隔离。
图7以分开的晶体管来表示充电晶体管710、730、750。但是，一般充电晶体管710、730、750实际是同时提供对所有充电电容器的预充电的单个晶体管。此配置的优点在于，单个衬底外(off-substrate)晶体管(如所述的充电晶体管)可用于提升制造在无源器件衬底上的整个ROM解码器。充电二极管隔离选定的线，使之不会被非选定的线放电。
图8说明根据本发明的另一个实施例的地址解码器。一般，地址解码器包括许多图5的逻辑门。每个逻辑门与对应的字线相关联。
每个逻辑门与对应的字线WL1、WL2、WL3相关联。图8只包含了三条字线。但是，也可以包含更多的字线。
一般，每次只有一个字线包含低电压电位。具有低电压电位的字线对应于被选中的存储单元。其余的所有字线包含高电压电位。不同于先有技术的是，本实施例不包括上拉电阻。因此，此逻辑门只消耗瞬态功率。
第一地址解码器逻辑门提供对第一字线WL1的选择。如果所有地址线A[0]、A[1]、A[2]都处于低电压电位，则第一字线WL1被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器805放电开始的。通过选择(施加大到足够使充电晶体管810导通的电压电位)“预充电”线来对充电电容器805放电。选择“预充电”线使充电电容器805随着电流流经充电晶体管810、充电电阻812和充电二极管814而放电。
在充电电容器805已经放电之后，可以取消选择“预充电”线，允许选择字线。一般，充电电容器805被充电到VD的电压电位。
如果所有地址线A[0]、A[1]、A[2]都处于低得足以使任何串联输入二极管816、818、820都不导通的电压电位，则第一字线WL1被选中。即，这些串联输入二极管816、818、820都不导通电流。由此，充电电容器805保持其所有的电荷，且第一字线WL1被选中。
如果任何地址线A[0]、A[1]、A[2]具有的电压电位高于充电电容器805的电压电位，其差为二极管电压降，则对应的串联输入二极管816、818、820会导通电流，且充电电容器805将通过对应的串联输入二极管816、818、820充电。这对应于字线WL1未被选中。
第二地址解码器逻辑门提供对第二字线WL2的选择。如果所有地址线A[0](反相的)、A[1]、A[2]都处于低电压电位，则第二字线WL2被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器825放电开始的。通过选择(施加大到足以使充电晶体管830导通的电压电位)“预充电”线来对充电电容器825放电。选择“预充电”线使充电电容器825随着电流流经充电晶体管830、充电电阻832和充电二极管834而放电。
如果所有地址线A[0](反相的)、A[1]、A[2]都处于低得足以使任何串联输入二极管836、838、830都不导通的电压电位，则第二字线WL2被选中。即，这些串联输入二极管836、838、830都不导通电流。由此，充电电容器825保持其所有的电荷，且第二字线WL2被选中。
如果任何地址线A[0](反相的)、A[1]、A[2]具有的电压电位高于充电电容器825的电压电位，二者之差为二极管电压降，则对应的串联输入二极管836、838、830会导通电流，且充电电容器825将通过对应的串联输入二极管836、838、830充电。这对应于字线WL2未被选中。
第三地址解码器逻辑门提供对第三字线WL3的选择。如果所有地址线A[0]、A[1](反相的)、A[2]都处于低电压电位，则第三字线WL3被选中。
与先前所述的逻辑门一样，字线的选择是通过对充电电容器845放电开始的。通过选择(施加大得足以使充电晶体管850导通的电压电位)“预充电”线来对充电电容器845放电。选择“预充电”线使充电电容器845随着电流流经充电晶体管850、充电电阻852和充电二极管854而累积电荷。
如果所有地址线A[0]、A[1](反相的)、A[2]都处于低得足以使任何串联输入二极管856、858、850都不导通的电压电位，则第三字线WL3被选中。即，这些串联输入二极管856、858、850都不导通电流。由此，充电电容器845保持其所有的电荷，且第三字线WL3被选中。
如果任何地址线A[0]、A[1](反相的)、A[2]具有的电压电位高于充电电容器845的电压电位，二者之差为二极管电压降，则对应的串联输入二极管856、858、850会导通电流，且充电电容器845降通过对应的串联输入二极管856、858、850放电。这对应于字线WL3未被选中。
充电二极管814、834、854在完成字线选择之后提供选定字线与所有非选定字线之间的隔离。
图8以分开的晶体管表示充电晶体管810、830、850。但是，一般充电晶体管810、830、850实际是同时提供对所有充电电容器的预充电的单个晶体管。这种配置的优点在于，单个衬底外晶体管(如所述的充电晶体管)可用于提升制造在无源器件衬底上的整个ROM解码器。充电二极管隔离所选定的线，使之不被非选定的线放电。
图9说明根据本发明实施例的存储系统900。该存储系统包括存储器阵列920，其中含有各行和列的存储单元。存储器阵列920的存储单元通过地址解码器910来选择。地址解码器910可以包括图7或图8的地址解码器的实施例。
图10说明根据本发明实施例的计算系统。通常，计算系统包括中央处理单元(CPU)1010和相关的存储系统。该存储系统可以包括存储器地址解码器1010和图9的存储器阵列920。
虽然描述和说明了本发明的特定实施例，但是本发明不限于所描述和说明的特定形式或部件的配置。本发明仅由所附权利要求书来限定。