由于输入信号相关引起的ADC基准电压的背景校准.pdf

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1、10申请公布号CN104052478A43申请公布日20140917CN104052478A21申请号201410095256522申请日2014031461/785,16720130314US14/028,76720130917USH03M1/1020060171申请人美国亚德诺半导体公司地址美国马萨诸塞州72发明人沈军华RA卡普斯塔EC古塞瑞74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人刘倜54发明名称由于输入信号相关引起的ADC基准电压的背景校准57摘要本发明的实施方案可以提供模拟数字转换器（ADC）系统。ADC系统可以包括模拟电路，所述模拟电路接收输入信号和基准电。

2、压，并且将输入信号转换成原数字输出。模拟电路可以包括至少一个采样元件，至少一个采样元件在采样相位期间内对输入信号进行采样并且在转换相位期间再用于连接到基准电压。ADC系统还可以包括数字处理器，数字处理器接收原数字输出，并且对于每个时钟周期，在模拟数字转换中对基准电压误差进行数字校正。30优先权数据51INTCL权利要求书2页说明书7页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书7页附图5页10申请公布号CN104052478ACN104052478A1/2页21模拟数字转换器（ADC）系统，包括模拟电路，其接收输入信号和基准电压，以及将所述输入信号转换成原数字输。

3、出，包括至少一个采样元件，其在采样相位期间对所述输入信号进行采样并且在转换相位期间再用于与所述基准电压连接，以及输出，其输出所述原数字输出；以及数字处理器，其接收所述原数字输出，并且对于每个时钟周期在模拟数字转换重对基准电压误差进行数字校正。2如权利要求1所述的ADC系统，其中所述数字处理器在每个周期中提取位决策以用于所述基准电压误差校正。3如权利要求1所述的ADC系统，其中所述基准电压误差是所述输入信号的函数。4如权利要求1所述的ADC系统，其中所述基准电压误差是所述模拟数字转换的实际位权重的函数。5如权利要求1所述的ADC系统，其中所述至少一个采样元件是电容器。6如权利要求1所述的ADC系。

4、统，其中所述至少一个采样元件是电容DAC的部分。7如权利要求6所述的ADC系统，其中所述基准电压误差是由于在所述模拟数字转换过程中所述电容DAC从所述基准电压汲取电荷引起的。8如权利要求1所述的ADC系统，其中模拟电路包括逐次求近寄存器（SAR）ADC。9如权利要求8所述的ADC系统，其中所述基准电压误差在所述模拟数字转换过程中变化。10如权利要求1所述的ADC系统，其中所述模拟电路包括流水线式ADC。11模拟数字转换方法，包括对模拟输入信号进行采样；再使用用于对所述模拟输入信号进行采样的至少一个采样元件来连接到基准电压；将所述模拟输入信号转换成原数字信号；在每个时钟周期对所述原数字信号中的基。

5、准电压误差进行校正；以及输出校正的数字信号。12如权利要求11所述的方法，还包括提取模拟输入信号到原数字信号转换的位决策并且在所述基准电压误差校正中使用提取的位决策。13如权利要求11所述的方法，其中所述基准电压误差是输入信号的函数。14如权利要求11所述的方法，其中所述基准电压误差是模拟数字转换的实际位权重的函数。15如权利要求11所述的方法，其中所述至少一个采样元件是电容器。16如权利要求11所述的方法，其中所述至少一个采样元件是电容DAC的部分。17如权利要求11所述的方法，其中所述基准电压误差是由于在所述模拟数字转换过程中所述电容DAC从所述基准电压汲取电荷引起的。18如权利要求11所。

6、述的方法，其中将所述模拟输入信号转换成原数字信号使用SAR转换。19如权利要求18所述的方法，其中所述基准电压误差在所述模拟数字转换过程中变权利要求书CN104052478A2/2页3化。20如权利要求11所述的方法，其中将所述模拟输入信号转换成原数字信号使用流水线式转换。21非暂态性机器可读介质，其存储适于由处理器执行以实现包括如下步骤的方法的指令接收转换的数字信号；从转换的数字信号中提取位决策；以及基于所提取的位决策，在每个时钟周期校正转换的数字信号中的基准电压误差。22如权利要求21所述的非暂态性机器可读介质，其中转换的数字信号是SAR转换信号。23如权利要求21所述的非暂态性机器可读介。

7、质，其中转换的数字信号是流水线式转换的信号。权利要求书CN104052478A1/7页4由于输入信号相关引起的ADC基准电压的背景校准0001相关申请的交叉引用0002本申请要求递交于2013年3月14的序列号为61/785,167的美国临时专利申请所提供的优先权的利益，该申请的内容通过引用合并于本文。技术领域0003本发明涉及模拟数字转换器（ADC），尤其涉及其中的基准电压误差校正。背景技术0004ADC将输入模拟信号转换成数字表示形式（例如，数字字）。典型地，ADC在其转换过程中使用基准电压。例如，在逐次求近寄存器（SAR）ADC中，在位检验中使用基准电压来计算数字字的位值。然而，基准电压。

8、源经常包括会破坏转换的非理想特征。0005纯粹的模拟方法通常用于产生基准电压，其理想地是过程、供给电压和温度（PVT）独立的。然而，在纯粹的模拟方法中出现了三个主要问题。首先，与这些方法相关联的高功耗和复杂度抵消了由它们所提供的多部分益处。其次，精确的PVT跟踪会很难以至不可能，因为在当今的应用中基准要求日趋严格。第三，无论基准电压产生的精度如何，非理想特征易于进入系统。例如，在许多ADC设计中基准电压通常取决于输入信号，这引入了基准电压误差。理论上讲，如果允许周期之间的充分的稳定时间，消除VIN相关性是可能的；然而，对于高速、高精度ADC来说，允许该更多的时间会导致大的延迟和其它误差。000。

9、6一次校准，诸如在制造时或加电之后进行的校准，能够消除由于过程变化引入的一些误差，但是不能补偿其它误差，包括动态的周期周期误差。诸如反馈环路的单独的误差校正路径，使用单独的高度精确的ADC来测量误差，该单独的误差校正路径能够用于校正缓慢误差，例如供给和/或温度诱发的误差。然而，单独的ADC误差校正路径必须使用昂贵的ADC来测量这些缓慢误差，并且它们仍不足够快来校正由于输入信号相关性引起的诸如基准电压误差的更快的误差，因为这些误差从周期到周期是变化的。0007因此，本发明的发明人认识到本领域对于在不具有能够动态地校正这种周期周期误差的额外ADC的ADC中快速基准电压误差校正的需求。附图说明000。

10、8图1A示出了根据本发明的实施方案的ADC系统。0009图1B示出了根据本发明的实施方案的基准电压产生系统。0010图1C示出了根据本发明的实施方案的基准电压产生系统的RC模型。0011图1D示出了根据本发明的实施方案的基准电压产生系统。0012图2示出了根据本发明的实施方案的基准电压校正的过程流程。0013图3示出了根据本发明的实施方案的SARADC系统。0014图4示出了根据本发明的实施方案的SARADC系统。0015图5示出了根据本发明的实施方案的流水线ADC系统。说明书CN104052478A2/7页50016图6示出了根据本发明的实施方案的SARADC系统的DAC。0017图7示出了。

11、根据本发明的实施方案的基准电压校正的过程流程。0018发明详述0019本发明的实施方案可以提供模拟数字转换器（ADC）系统。ADC系统可以包括模拟电路，所述模拟电路接收输入信号和基准电压，并且将输入信号转换成原数字输出。模拟电路可以包括至少一个采样元件，至少一个采样元件在采样相位期间对输入信号进行采样并且在转换相位期间再用于连接到基准电压；以及输出原数字输出的ADC输出。ADC系统还可以包括数字处理器，其接收原数字输出，并且对于每个时钟周期，对模拟数字转换中的基准电压误差进行数字校正。0020图1A是根据本发明的实施方案的基准电压误差校正的ADC系统100。ADC系统100可以包括ADC110。

12、以及数字处理器120。ADC110可以接收输入模拟信号VIN以及基准电压VREF。基于这些输入信号，ADC110可以将VIN转换以产生原数字输出信号DOUT_RAW。0021然而，由于传递到原数字输出信号DOUT_RAW的输入信号相关性，基准电压VREF会将误差引入到转换中。例如，ADC110可以包括至少一个采样元件，至少一个采样元件用于在采样相位期间内对VIN进行采样并且在转换相位中还用于连接到VREF。采样元件的再使用可引起基准电压中的输入信号相关误差。因此，基准电压误差会从一个周期到另一周期而变化。可利用各种技术来产生基准电压，各种技术都将输入信号相关误差引入基准电压中。0022图1B是。

13、根据本发明的实施方案的基准电压产生系统130，该基准电压产生系统使用基准缓冲器，基准缓冲器可以与图1A的ADC系统100结合使用。基准电压产生系统130可以包括基准缓冲器132、开关134以及采样电容器136。采样电容器136可以设置为一个或多个电容器。基准缓冲器132可以与开关134耦合以驱动采样电容器136。开关134可以选择性地将基准缓冲器132输出VREF连接到采样电容器136。在接收到基准缓冲器132的呈VREF形式的电荷之前，采样电容器136可以已经具有存储其中的输入电压VIN。因此，采样电容器136可由输入电压和基准电压两者重使用，导致在基准电压中的输入信号相关误差。0023图1。

14、C示出了图1B中的基准电压产生系统130的简化的RC模型140。RC模型140可以包括基准电压源VREF_IN、电阻器142以及采样电容器136。电阻器142可以表示基准电压产生系统130的基准缓冲器132、开关134和其它电路元件的输出阻抗。采样电容器136的充电过程可表示为0024VREF_OUTVREF_INVINVREF_INEXPT/,10025其中是对应于RC的时间常数，并且T是时间变量。等式（1）表明，有效连接基准电压输出VREF_OUT可以是VIN的函数。0026图1D是根据本发明的另一实施方案的基准电压产生系统150，其使用可与图1A的ADC系统100结合使用的储存电容器。基。

15、准电压产生系统150可以包括采样开关（SAMP）152、储存电容器（CR）154、转换开关（CONV）156以及采样电容器158。采样开关152可以将VREF_SOURCE152选择性地与储存电容器154耦合。而且，储存电容器154可以是足够大以保持大量的基准电压电荷的电容器。转换开关156可以将储存电容器154与采样电容器158选择性地耦合以将电荷从储存电容器154传递到采样电容器158。采样电容器158可说明书CN104052478A3/7页6在由储存电容器154充电之前VREF已经具有存储于其内的输入电压VIN。因此，采样电容器158会被输入电压和基准电压两者重使用，导致基准电压中的输入。

16、信号相关误差。此处，采样电容器158的充电过程可表达为0027VREF_OUTCRVREFCSVIN/CRCS,20028其中，CR是储存电容器的电容，CS是采样电容器的电容。等式（2）表明，有效采样基准电压VREF_OUT可以是VIN的函数。图1B1D描绘了各种基准电压产生系统的输入信号相关，仅为了示例性的目的，还可以使用其它的基准电压产生系统。0029返回图1A，数字处理器120可以对ADC110中的基准电压误差进行校正。数字处理器120可以接收ADC110的原数字输出信号DOUT_RAW。数字处理器120可实现为微控制器、微处理器、数字信号处理器等。数字处理器120可以在每个周期对DOU。

17、T_RAW中的基准电压误差进行数字校准和校正，从而产生DOUT_CORRECT，DOUT_CORRECT是不具有（或减弱）基准电压误差的数字输出信号。数字处理器120可以基于ADC110的特定体系结构和位权重来执行校正算法。校正算法可以在每个转换/时钟周期内由数字处理器120进行预先存储和执行。每个周期的位决策可以是用于校正算法的变量输入。校正算法可考虑到ADC110的元件的位权重。下面更详细地说明校正算法的实施方案。0030图2是根据本发明的实施方案的ADC系统中的基准电压误差校正的简化过程流程。例如，过程200的模拟部分可以由图1A的ADC110来执行，并且过程200的数字部分可由图1A的。

18、数字处理器120来执行。此外，过程200可以在每个转换周期内执行。在步骤210中，待转换的输入模拟信号可由ADC采样。例如，可通过ADC中的采样电容器对输入信号进行采样。在步骤212中，在输入信号转换中使用的基准电压可与ADC连接。此处，之前用于对输入信号进行采样的至少一个采样元件可再用于基准电压连接。这样，输入信号相关误差会引入基准电压中。0031在步骤214中，ADC可以利用基准电压转换输入信号并且由此可以产生原数字输出DOUT_RAW。DOUT_RAW可以包含由于基准电压误差引起的误差。转换可以是SAR转换、流水线式转换等。在步骤216中，DOUT_RAW可由数字处理器捕获。在步骤218。

19、中，相关的位决策（K）可从DOUT_RAW可中提取。至少一个位决策可与再用于输入信号采样和基准电压连接两者的采样元件相关联。0032在步骤220中，可以基于提取的位决策（K）来数字地校正DOUT_RAW中的基准电压误差。基准电压校正可以通过应用采样元件的权重总和来执行。例如，对应于数字输出的实际总权重，称为W_TOT，可表达为0033W_TOTW_EFFN10XBN10,30034其中W_EFFN10是转换的位权重，BN10是数字输出位，BN10是BN10的转置。而且，有效位权重可以是VIN、VREF、以及基准元件权重W_ELEN10的函数，其可表达为0035W_EFFKFVIN,VREF,W。

20、_ELEN10,4其中K在0至N1之间并且对应于相应周期中的位决策，W_ELEN10是元件权重，函数F是因设计体系结构而具体不同。例如，不同的SARADC可以各自具有取决于其体系结构的独特的F，不同的流水线式ADC可各自具有取决于其体系结构等的独特的F。因此，F可以是已知的并且可以预先存储。此外，总权重W_TOT也可以是VIN和VREF的函数，并且可表达为说明书CN104052478A4/7页70036W_TOTVIN/VREF_ID2N,50037基准元件的权重W_ELEN10也可以是已知的且可预先存储。因此，使用带有从瞬时数字输出DOUT_RAW接收到的变量K的等式（3）、（4）和（5），。

21、基准电压误差校正可以计算W_TOT的形式执行，从而产生DOUT_CORRECT。在步骤222中，DOUT_CORRECT可以输出。DOUT_CORRECT可以无基准电压误差（或者具有减弱的基准电压误差）。0038本文所描述的基准电压校正技术可结合各种不同的ADC体系结构来实施。图3是根据本发明的实施方案的具有基准电压误差校正的SARADC系统300。SARADC系统300可以包括数字模拟转换器（DAC）310、比较器320、SAR逻辑330以及数字处理器340。DAC310可接收输入模拟信号（VIN）、基准电压（VREF）和地电压（GND）。DAC310可以包括共用的输入信号和基准电压电容器。。

22、例如，DAC310可以包括采样电容器3120312N以及将VIN、VREF、或GND任一者与采样电容器3120312N选择性地耦合的对应组的开关3140314N。0039DAC310可以包括采样电容器3120312N以及将VIN、VREF或GND任一者与采样电容器3120312N选择性地耦合的对应组的开关3140314N。在转换相位期间，采样电容器3120312N可以连接到VREF或GND。采样电容器3120312N的重使用会导致基准电压中的输入信号相关误差。因此，基准电压误差从一个周期到另一个周期是变化的。基准电压VREF可通过如本文所描述的基准缓冲器、储存电容器等产生。0040比较器320。

23、可以接收DAC310的输出作为一个输入并且接收VCM作为另一个输入，用于在数字字转换周期中进行位检验的比较。SAR逻辑330可以接收比较输出并且决定每个位检验是否得到0或1。对位决策进行汇编，SAR逻辑330可以产生原数字输出信号DOUT_RAW。0041数字处理器340可以接收DOUT_RAW。数字处理器340可实现为微控制器、微处理器、数字信号处理器等。数字处理器340可在每个周期对DOUT_RAW中的基准电压误差进行数字校准和校正，从而产生DOUT_CORRECT，DOUT_CORRECT是不具有基准电压误差（或具有减弱的基准电压误差）的数字输出信号。数字处理器340可基于ADC（例如，。

24、DAC310）的具体体系结构和位权重来执行校正算法。校正算法可预先存储且在每个转换/时钟周期通过数字处理器340来执行，如本文所描述的（例如，图2的过程200）。0042图4是根据本发明的实施方案的带有基准电压误差校正的另一SARADC系统400。SARADC系统400可以包括部分共用的输入信号和基准电压电容器。SARADC系统400可以包括DAC410、比较器420、SAR逻辑430以及数字处理器440。DAC410可以接收输入模拟信号（VIN）、基准电压（VREF）和地电压（GND）。DAC410可以包括共用的输入信号和基准电压电容器。在实施方案中，DAC410可以包括两组电容器，即LSB。

25、电容器4120412N以及MSB电容器4160416M。LSB电容器4120412N可通过一组开关4140414N与VREF或GND选择性地耦合。LSB电容器4120412N可不被输入信号共用。另一方面，MSB电容器4160416M可通过一组开关4180418M与VREF、GND和VIN选择性地耦合。不同于LSB电容器4120412N，MSB电容器4160416M可由基准电压和输入信号共用。0043例如，在采样相位期间内，输入信号VIN可采样到MSB电容器4160416M上。在转换相位期间内，MSB电容器4160416M和LSB电容器4120412N可连接到VREF或GND。MSB电容器416。

26、0416M的重使用会导致基准电压中的输入信号相关误差。因此，基说明书CN104052478A5/7页8准电压误差可以从一个周期到另一个周期变化。基准电压VREF可以由如上文所述的基准缓冲器、储存电容器等产生。0044比较器420可以接收DAC410的输出作为一个输入以及接收VCM作为另一个输入，用于在数字字转换周期中用于位检验的比较。SAR逻辑430可以接收比较素材并且决定每个位检验是否得到了0或1。将位检验进行汇编，SAR逻辑443可以产生原数字输出信号DOUT_RAW。0045数字处理器440可以接收DOUT_RAW。数字处理器440可实现为微控制器、微处理器、数字信号处理器等。数字处理器。

27、440可在每个周期对DOUT_RAW中的基准电压误差进行数字校准和校正，从而产生DOUT_CORRECT，DOUT_CORRECT是不具有基准电压误差（或具有减弱的基准电压误差）的数字输出信号。数字处理器440可基于ADC（DAC410）的具体体系结构和位权重来执行校正算法。校正算法可预先存储并且在每个转换/时钟周期内由数字处理器440执行，如本文所描述的（例如，图2中的过程200以及下文要讨论的图7的过程700）。0046图5是根据本发明的实施方案的带有基准电压误差校正的流水线式ADC系统500。流水线式ADC系统500可包括模拟部分和数字部分。模拟部分可接收输入模拟信号（VIN）、以及基准。

28、电压（VREF）和地电压（GND）。模拟部分可以包括开关510、512、532以及采样电容器520、522。在该实施方案中，电容器CF520可以仅接收VIN并且可以不被VREF共用。另一方面，电容器CS522可选择性地接收VIN、VREF或GND，并且可以由输入信号VIN和VREF共用。虽然该实施方案表明了部分共用的采样元件，还可以在流水线式ADC中实现全共用采样元件。模拟部分还可以包括第一级，第一级包括比较器530、开关510、512、532、采样电容器520、522以及子ADC545，以及后端ADC540。第一级的子ADC545和后端ADC540可以产生原数字输出信号DOUT_RAW。00。

29、47在数字部分中，数字处理器550可以接收DOUT_RAW。数字处理器550可实现为微控制器、微处理器、数字信号处理器等。数字处理器550可在每个周期对DOUT_RAW中的基准电压误差进行数字校准和校正，从而产生DOUT_CORRECT，DOUT_CORRECT是不具有基准电压误差（或具有减弱的基准电压误差）的数字输出信号。数字处理器550可以基于ADC的具体体系结构和位权重来执行校正算法。校正算法可预先存储并且可在每个转换/时钟周期内由数字处理器550执行，如本文所描述的（例如，图2的过程200，以及下文讨论的图7的过程700）。0048图6示出了根据本发明的实施方案的部分共用的SARADC。

30、中的DAC600。为简要，DAC600示出了1位的MSB和LSB。DAC600可以包括差动输入信号VIP和VIN，以及描绘为上VRT和下VRB的基准电压。DAC600可以包括采样开关（SAMP）61216128、储存电容器（CRES）614、MSB采样电容器6161，6162、LSB采样电容器6181，6182、MSB转换开关（MSB）62016204，以及LSB转换开关LSB6221,6222。MSB采样电容器6161，6162可由输入信号和基准电压共用。下文更详细地说明DAC600的操作。0049图7是根据本发明的实施方案的用于ADC系统中的基准电压误差校正的简化过程流程。过程700可在每。

31、个转换周期对于ADC中的共用的采样元件来执行。在步骤710中，可通过ADC对待转换的输入模拟信号进行采样。例如，可通过ADC中的采样电容器对输入信号进行采样。例如，在图6实施例的DAC600中，在采样相位期间内差动输入信号VIP和说明书CN104052478A6/7页9VIM可以采样到MSB电容器6161，6162和LSB采样电容器6181，6182上。此外，理想基准电压可连接到储存电容器CRES614。0050在步骤712中，在输入信号转换中使用的基准电压可连接到ADC。此处，之前用于对输入信号采样的至少一个采样元件可再用于基准电压连接。因此，输入信号相关误差会引入基准电压中。例如，在图6实。

32、施例的DAC600中，CRES614可以短接到CMSBS6161,6162，取决于在转换相位期间MSB位检验决策是0还是1。由于CRES614的有限值，理想基准电压VRTVRB会在其与CMSBS6161,6162短接之后降至VRPVRM，输入信号相关。0051在步骤714中，ADC可以利用基准电压来转换输入信号并且从而可以产生原数字输出DOUT_RAW。DOUT_RAW可以包含由于基准电压误差引起的误差。转换可以是SAR求近转换、流水线式转换等。在步骤716中，DOUT_RAW可由数字处理器捕获。在步骤718中，可从DOUT_RAW中提取位决策（K）。在步骤720中，可从DOUT_RAW中提取。

33、非共用采样元件有效权重。0052在步骤722中，可以基于提取的信息来对DOUT_RAW中的基准电压误差进行数字校正。例如，考虑图6的DAC600，DAC600的输出节点3和4可最终由于SARADC负反馈环路而被驱动到零。因此，基于两个节点1和2上采样相位和转换相位之间的电荷保存0053VRTVRBCRESVIPKCMSBVIM1KCMSBVRPVRMCRESVRPCMSB60054VRBVRTCRESVIMKCMSBVIP1KCMSBVRMVRPCRESVRMCMSB70055其中K是MSB决策。在该带有1位MSB的实施例中，K是0或1。因此，表达可简化为0056VRPVRM2K1CMSBVI。

34、PVIM2CRESVRTVRB/2CRESCMSB80057因此，MSB电容器的有效权重可表达为0058W_EFFKVRPVRM/VRTVRB2K1WMSB/290059其中WMSB是对应MSB电容器的位权重。将其与LSB决策的总有效权重求和可得到0060W_TOTW_EFFKWLSBS_EFF100061并且根据ADC运算的定义，W_TOT还可以表达为0062W_TOTVIPVIM/VRTVRBWSUM/2110063其中，WSUM是基准电容器的总权重。等式（9）、（10）和（11）分别对应于等式（4）、（3）和（5）。因此，基于这些等式，W_TOT可以表达为0064W_TOT2CRES2K。

35、1WMSB/2WLSBS_EFF2CRESCMSB/2CRESCMSB1WMSB/WSUM120065因此，可以计算有效/正确数字输出权重W_TOT。注意的是，在等式（12）中，仅K和W_LSBS_EFF是可从原ADC输出DOUT_RAW提取的变量输入。所有其它参数可以是恒定值。因此，可以在每个转换/时钟周期内在数字域中计算呈W_TOT形式的基准电压校正DOUT_CORRECT。返回图7，DOUT_CORRECT可以在步骤724中输出。DOUT_CORRECT可以无基准电说明书CN104052478A7/7页10压误差（或者具有减弱的基准电压误差）。0066所公开的实施方案的特征可以硬件、软件。

36、、固件或其组合来实现并且用于系统、子系统、部件或其子组件中。当以软件实现时，公开的实施方案的元件是用于执行必要任务的程序或代码段。程序或代码段能够存储在机器可读存储介质上。“机器可读存储介质”可以包括能够存储信息的任何介质。机器可读存储介质的实施例可以包括电子电路、半导体存储器、ROM、快擦写存储器、可擦除ROM（EROM）、软盘、CDROM、光盘、硬盘、光纤介质、任何电磁存储装置或光学存储装置。可经由诸如因特网、内联网等计算机网络来下载代码段。0067虽然上文已经参考具体的实施方案描述了本发明，本发明不限于图中所示的上述实施方案和具体构造。例如，图示的一些部件可彼此组合而作为一个实施方案，或。

37、者部件可分成多个子部件，或者可添加任何其它已知的或可用的部件。操作过程不限于实施例中所示的那些。本领域技术人员将理解的是，本发明可以其它方式实施，而不偏离本发明的精神和实质性特征。例如，上文所述的特征和实施方案可彼此组合或者彼此不组合。因此，当前的实施方案的所有方面都应视为示例性的，而不是限制性的。本发明的范围由随附的权利要求而不是通过前面的说明书来表明，并且落在权利要求的等同内容的含义和范围之内的所有改变因此意在包含于其中。说明书CN104052478A101/5页11图1A图1B图1C图1D说明书附图CN104052478A112/5页12图2说明书附图CN104052478A123/5页13图3图4说明书附图CN104052478A134/5页14图5图6说明书附图CN104052478A145/5页15图7说明书附图CN104052478A15。