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1、10申请公布号CN104134669A43申请公布日20141105CN104134669A21申请号201410082784722申请日2014030761/780,92120130313US13/934,63820130703USH01L27/115200601H01L21/824720060171申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区力行路16号72发明人赖二琨74专利代理机构中科专利商标代理有限责任公司11021代理人任岩54发明名称集成电路装置及制造半导体与存储器装置的方法57摘要本发明公开了一种集成电路装置及制造半导体与存储器装置的方法，该制造方法包括在衬底上形成多。
2、个交错的有源层与绝缘层，其中有源层包括有源材料；刻蚀交错的有源层与绝缘层，以定义多个有源层带叠层；刻蚀完成后，引发有源层带内晶体成长。衬底可包括具结晶结构位向的单晶质表面，且有源层带内的晶体成长可在有源层带接近侧表面处，形成具有衬底的结晶位向的结晶材料。引发晶体成长的步骤包括在衬底及多个叠层之上沉积种子层，种子层接触衬底以及多个叠层中有源层带的侧表面。方法更可包括引发有源层带内晶体成长后，移除种子层。30优先权数据51INTCL权利要求书2页说明书12页附图14页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书12页附图14页10申请公布号CN104134669ACN104。
3、134669A1/2页21一种制造半导体装置的方法，包括下列步骤形成多个有源层，所述有源层包括一有源材料，且于一衬底上与绝缘层交错；刻蚀与绝缘层交错的所述有源层，以定义有源层带的多个叠层，所述有源层带具有侧表面且于所述衬底上与绝缘层带交错；以及于包括所述有源材料的所述有源层带内引发晶体成长。2根据权利要求1所述的方法，其中所述衬底具有一单晶表面，所述单晶表面具一晶体位向，所述晶体成长步骤至少在所述有源层带接近侧表面处形成具有所述晶体位向的结晶材料，其中所述有源材料包括多晶硅，所述多晶硅在所述晶体成长步骤前具有一平均晶粒尺寸，所述晶体成长步骤增加所述平均晶粒尺寸，其中所述有源层带具有小于10纳米。
4、的第一宽度，增加后的所述平均晶粒尺寸具有至少40纳米的第二宽度。3根据权利要求1所述的方法，更包括形成电荷储存结构于所述有源层带的所述叠层之上，其中所述电荷储存结构与所述叠层中所述有源层带的侧表面接触；形成导线于所述电荷储存结构之上，所述导线正交排列于所述叠层中所述有源层带之上；其中存储单元设置在所述有源层带的侧表面与所述导线交叉处的接口区域内，所述存储单元在所述有源层带内具有通道区。4根据权利要求1所述的方法，其中所述晶体成长步骤包括在所述衬底上及所述叠层上沉积一种子层，其中所述种子层与所述叠层内所述有源层带的侧表面接触，且所述种子层接触所述衬底。5根据权利要求1所述的方法，其中所述晶体成长。
5、步骤包括以热能退火。6根据权利要求1所述的方法，其中所述晶体成长步骤包括将所述有源层带内的所述有源材料从一第一状态转变成一第二状态。7一种集成电路装置，包括一衬底；有源层带的多个叠层，所述有源层带具有侧表面且与绝缘层带在衬底上交错，其中所述有源层带包括一结晶材料；一双栅极存储单元，包括具有相对的第一与第二侧表面的通道主体、电荷储存结构以及一栅极结构，通道主体位于有源层带的所述叠层内的一有源层带内，所述电荷储存结构位于第一与第二侧表面之上，所述栅极结构伏于所述电荷结构上，所述栅极结构沿着第一与第二侧表面具有一宽度，使所述有源层带内的结晶材料沿着第一与第二侧表面的一方向的一晶粒尺寸大于所述栅极结构。
6、的所述宽度，其中所述方向为电流流经所述有源层带的方向。8根据权利要求7所述的集成电路装置，其中沿第一与第二侧表面的所述方向内的所述有源层带的所述结晶材料的晶粒尺寸大于100纳米。9根据权利要求7所述的集成电路装置，更包括电荷储存结构，形成于有源层带的所述叠层之上，其中所述电荷储存结构与所述叠层权利要求书CN104134669A2/2页3中有源层带的侧表面接触；导线，形成于所述电荷储存结构之上，且正交排列于所述叠层的有源层带之上；其中存储单元设置在有源层带的侧表面与所述导线交叉处的接口区域内，所述存储单元在有源层带内具有通道区。10根据权利要求9所述的集成电路装置，其中所述叠层内的有源层带作为字。
7、线，且所述导线作为位线。11一种制造存储器装置的方法，包括下列步骤形成有源层带的多个叠层，有源层带包括一有源材料，具有侧表面且于一衬底上与绝缘层交错；在有源层带的所述叠层间形成多个有源材料的垂直层带，其中位于有源层带及其中一个垂直层带间的所述有源材料包括装置的存储单元的通道区，以及；于通道区引发原位晶体成长。权利要求书CN104134669A1/12页4集成电路装置及制造半导体与存储器装置的方法技术领域0001本发明是有关于一种集成电路装置及制造半导体与存储器装置的方法，特别是关于一种三维THREEDIMENSIONAL，3D存储器装置以及此些存储器装置中作为存储单元MEMORYCELL的通道。
8、线CHANNELLINE。背景技术0002高密度存储器装置被设计成包括快闪存储单元FLASHMEMORYCELL阵列或其他种类的存储单元。于一些范例中，包括薄膜晶体管THINLMTRANSISTORS，TFT的存储单元可排列成3D架构。0003一例中，3D存储器装置包括被绝缘材料分隔的多个多晶质POLYCRYSTALLINE有源层带ACTIVESTRIP叠层。有源层带可作为位线BITLINE或字线WORDLINE。3D存储器装置可包括多个字线结构正交排列于作为位线的多个有源层带叠层之上。或者，3D存储器装置可包括多个位线结构正交排列于作为字线的多个有源层带叠层之上。包括电荷储存结构的存储单元形。
9、成于多个叠层中的有源层带的侧表面与字线或位线的交叉处。存储单元的通道区形成在有源材料层带内，有源材料层带可包括多晶硅层带。存储单元内的此些多晶质通道区结构可影响3D存储器装置的效能。00043D存储器组态以及其他使用小维度存储单元的组态引起对存储器中独立单元的效能的挑战。有需求提升3D存储器装置的效能。发明内容0005一种用以制造存储器装置的方法，包括形成有源层带的多个叠层，有源层带包括有源材料，具有侧表面且于衬底上与绝缘层交错；在有源层带的叠层间形成多个有源材料的垂直层带，并在交叉处设置存储元件。位于有源层带及其中一个垂直层带内的有源材料包括装置的存储单元的通道区。此处描述的方法包括于通道区。
10、引发原位晶体成长。0006通道区由有源层带组成，此处描述的工艺包括形成多个有源层，有源层包括有源材料，且于衬底上与绝缘层交错；以及刻蚀与绝缘层交错的有源层，以定义有源层带的多个叠层，有源层带具有侧表面且于衬底上与绝缘层带交错。方法更包括在刻蚀后因此为原位INSITU于有源层带内引发晶体成长。有源材料包括多晶硅，且在晶体成长步骤前具有平均晶粒尺寸。硅晶体中的晶粒被晶界GRAINBOUNDARIES分隔，易于降低材料的导电性。此外，具有较小平均晶粒尺寸的多晶质硅比具有较大平均晶粒尺寸的多晶质硅更易于降低材料的导电性。晶体成长可增大有源层带内的平均晶粒尺寸，增进存储元件中形成于有源层带之上通道区的导。
11、电性，进而增进存储元件的效能。提升导电性可用于在单元内储存多个位。0007根据本技术的一方面，衬底可包括具有结晶结构位向的单晶表面，晶体成长步骤可至少在有源层带接近侧表面处形成具有衬底的晶体位向的结晶材料。晶体成长步骤包括在衬底上及叠层上沉积种子层，其中种子层与叠层内有源层带的侧表面接触，以及接触衬说明书CN104134669A2/12页5底。种子层包括有源层的有源材料。方法更包括在晶体成长步骤之后，移除种子层。0008另提供根据上述方法制作的一集成电路装置。0009为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下附图说明0010图LA绘示一种三维与非门。
12、NAND闪存装置的透视图。0011图1B绘示另一种三维与非门闪存装置的透视图。0012图2A至图8B绘示在存储单元的通道区中包含结晶材料的存储器装置，其工艺序列中次元件SUBASSEMBILES的俯视图与剖面图。0013图9绘示一种存储单元中包括结晶材料的有源层带的透视图。0014图10A至图10B绘示包括电荷储存结构的存储单元的剖面图。0015图11绘示一种制造存储器装置的方法实施例的简化流程图。0016图12绘示依照一实施例的集成电路存储器装置的简化方块图。0017【符号说明】0018102、103、104、105、112、113、114、115有源层带00191080A介电电荷陷阱结构0。
13、0201081遂穿氧化物层00211083A介电电荷陷阱层00221085势垒氧化层0023102B、103B、104B、105B、112A、113A、114A、115A位线结构109、119串选择线栅极结构002411101150步骤00251200集成电路00261205数据输入线00271210控制器00281220偏压安排供应电压电路00291230总线00301240列译码器00311245字线00321250存储译码器00331260具有结晶通道的3D存储器阵列00341265位线00351270行译码器00361275数据总线00371280感应放大器/数据输入结构0038128。
14、5数据输出线00391290输出电路00401251125N字线说明书CN104134669A3/12页60041126、127栅极选择线0042128源极线00431501、210衬底00441510叠层00451520半导体元件00461530、1561、1562、1563、1571、1572、1573连接元件00471540半导体元件00481560基准导体00491570、1590选择开关0050172、173、174、1573层间连接器0051230、250、270有源层0052220、240、260、280绝缘层0053330、350、370、530、550、570、630、650。
15、、670、900、1070有源层带0054320、340、360、380绝缘层带0055371、373、571、573、671、673侧表面0056410、510、610种子层0057590烘箱0058880存储层0059890、1090有源材料层0060GB晶界0061GSL栅极扫瞄线0062LA激光0063MLL、ML2、ML3金属层0064SSL串选择线0065WL0WLN1字线具体实施方式0066以下参照图1至图12提供本发明的实施例的详细叙述。本发明可以应用在非易失性存储器NONVOLATILEMEMORY以及嵌入式存储器EMBEDDEDMEMORY上，包括浮动栅极式存储器FLOAT。
16、INGGATEMEMORY以及电荷陷阱式存储器CHARGETRAPPINGMEMORY。0067图1A绘示一种三维与非门NAND闪存装置的透视图。图1A的装置包括与绝缘层带交错的有源层带叠层。图式中是去除绝缘材料以显示额外结构。举例来说，位于叠层中有源层带之间，以及位于有源层带叠层之间的绝缘材料皆被去除。作为一结合衬底上外围电路未绘示，且可在半导体衬底上制造的三维存储器阵列的范例，以下将对此结构更加详细叙述。其他多层电路结构也可用以下叙述的技术形成。0068在图1A所示的例子中，多层阵列形成在绝缘层上，多层阵列包括多个字线1251至125N，多个字线与多个叠层共形。多个叠层包括位于多个平面的有。
17、源层带112、113、114及115。位于相同平面的有源层带通过位线结构电性耦接例如102B。0069位线结构112A、113A、114A及115A终止有源层带，例如终止多个叠层内的有源层说明书CN104134669A4/12页7带112、113、114及115。如图所示，此些位线结构112A、113A、114A及115A电性连接于不同的位线，用以连接译码电路，以在阵列中选择平面。此些位线结构112A、113A、114A及115A可在同时间被图案化以定义多个叠层。0070位线结构102B、103B、104B及105B终止有源层带，例如终止多个叠层内的有源层带102、103、104及105。如图。
18、所示，层间连接器172、173、175、175将位线结构102B、103B、104B及105B与金属层内不同的位线电性连接，例如连接金属层ML3，用以连接译码电路，以在阵列中选择平面。此些位线结构102B、103B、104B及105B可在同时间被图案化以定义多个叠层。0071任何有源层带叠层系耦接于位线结构112A、113A、114A、115A或位线结构102B、103B、104B、105B其中之一，并非耦接两者。半导体位线叠层具有二相反位向其中之一，二相反位向为位线端至源极线端位向，或源极线端到位线端位向。举例来说，有源层带112、113、114、115的叠层具有位线端至源极线端位向，且有源。
19、层带102、103、104、105的叠层具有源极线端至位线端位向。0072有源层带112、113、114、115的叠层是通过位线结构112A、113A、114A、115A终止于一端，并通过串选择线STINGSELECTLINE，SSL栅极结构119、栅极选择线126、字线1251至125N、栅极选择线127以及通过源极线128终止于另一端。有源层带112、113、114、115的叠层未抵达位线结构102B、103B、104B、105B。0073有源层带102、103、104、105的叠层是通过位线结构102B、103B、104B、105B终止于一端，并通过串选择线栅极结构109、栅极选择线12。
20、7、字线125N至1251、栅极选择线126以及通过源极线终止于另一端被图式中其他部分遮盖。有源层带102、103、104、105的叠层未抵达位线结构112A、113A、114A、115A。0074存储材料层设置于有源层带112115及102105的表面与多个字线1251至125N交叉处的接口区域。接地选择线126与127共形于多个叠层，相似于字线。0075各有源层带的叠层通过位线结构终止于一端，且通过源极线终止于另一端。举例来说，有源层带112、113、114、115的叠层通过位线结构112A、113A、114A、115A终止，且通过源极线128终止另一端。在图式的近端，每隔一有源层带的叠层。
21、是通过位线结构102B、103B、104B、105B终止，且每隔一半导体结构通过分离源极线终止。在图式的远程，每隔一有源层带的叠层是通过位线结构112A、113A、114A、115A终止，且每隔一半导体结构通过分离源极线终止。0076位线与串选择线形成于金属层ML1、ML2与ML3。位线耦接于平面译码器未绘示。串选择线耦接于串选择线译码器未绘示。0077接地选择线126、127可在定义字线1251至125N的相同步骤中图案化。接地选择装置形成在多个叠层的表面与接地选择线126、127的交叉处。串选择线栅极结构119、109可在定义字线1251至125N的相同步骤中图案化。串选择装置形成在多个叠。
22、层的表面与串选择栅极结构119、109的交叉处。此些装置耦接于译码电路用以在阵列中特定叠层内选择串。0078在图1A的例子中，存储元件形成于有源层带112115及102105的表面与多个字线1251至125N交叉处的接口区域。操作中，当电压经由字线之一施加于存储元件的栅极结构时，将开启存储单元内的通道区，存储单元对应于栅极结构之下的存储元件。此处叙述说明书CN104134669A5/12页8的技术可直接改善存储单元中通道区的效能，进而改善薄膜存储器单元的效能，例如图1A中的3D阵列。相比于非晶硅或小晶粒多晶硅，大晶粒多晶硅可提供较高的流动性、较大的电流开关比以及较小的功耗。由于具较高的流动性，。
23、单元电流可更大，以被感应放大器较佳的感应。此外，通过较高单元电流，能够加快读、写与抹除的操作速度。较大的电流开关比可提供较小的功耗。此处描述的技术可用于多层式单元MULTILEVELCELL，MLC操作。0079图1B绘示另一种三维与非门NAND闪存装置的透视图，其描述于共同待审的美国专利申请案NO13/772,058，此申请案于此纳入参考并如同已被充分说明。存储器装置包括存储单元的与非门串的阵列，可以是双栅极垂直通道存储器阵列DOUBLEGATEVERTICALCHANNEL，DGVC。存储器装置包括集成电路衬底1501，以及与绝缘材料交错的多个有源层带叠层。叠层至少包括有源层带的底面GSL。
24、、多个有源层带的中间平面WLS，以及有源层带的顶面SSLS。举例来说，叠层1510包括有源层带的底面GSL、多个有源层带的中间平面，范围自WL0至WLN1，以及有源层带的顶面SSLS，其中N可以是8、16、32、64依此类推。图式中是去除绝缘材料以显示额外结构。举例来说，位于叠层中有源层带之间，以及位于有源层带叠层之间的绝缘材料皆被去除。0080在图1B所示的例子中，多个位线结构正交排列于多个叠层之上，并具有与多个叠层共形的表面。多个位线结构包括叠层内的内叠层半导体元件，以及位于叠层之上且连接半导体元件1520的连接元件1530。0081存储器装置包括位于叠层中多个中间接口WLS内的有源层带侧。
25、表面，与多个位线结构中内叠层元件1520的交叉处1580的接口区域的存储元件。0082基准导体1560设置在有源层带的底面GSL与集成电路衬底1501之间。至少一基线结构正交排列在多个叠层之上。基线结构包括以基准导体1560通讯的叠层中的内叠层半导体元件1540，以及位于叠层1510之上且连接半导体元件1540的连接元件1510。半导体元件1540具有比半导体元件1520更高的导电性。0083存储器装置包括位于有源层带顶面的接口区域的串选择开关1590，以及位于有源层带底面GSL的接口区域的基准选择开关1570。0084在图1B所示的例子中，存储器装置更可包括耦接于多个叠层内有源层带的译码电路。
26、。译码电路可包括字线译码电路，以及耦接于多个叠层内有源层带顶面SSL的串选择线译码电路。有源层带顶面中的串选择线是被串选择线译码电路独立耦接与控制。0085中间平面WLS内的有源层带及底面GSL内的有源层带相互连接，以减少译码区域，因此降低存储器装置整体的尺寸。底面SSL内的有源层带系被独立译码，以使正确的位线译码。0086存储器装置可包括连接元件，例如连接元件1561、1562，其连接中间平面WL的字线组；也可包括层间连接器，例如是层间连接器1571、1572，其耦接于连接元件1561、1562的降落区域与字线译码电路未绘示。降落区域1ANDINGAREA位于层间连接器的下表面与连接元件的上。
27、表面之间的接口区域。0087在图1B所示的例子中，用以连接多个中间平面中多个层内的字线组的层间连接器例如1571、1572排列成阶梯结构，并连接于多个中间平面中两个不同层的降落区域。0088存储器装置可包括接地连接线译码电路，其耦接于多个叠层中内有源层带的至少一底面GSL。存储器装置可包括连接元件，例如连接元件1563，其连接有源层带底面说明书CN104134669A6/12页9GSL的接地连接线组；也可包括层间连接器，例如层间连接器1573，其耦接于连接元件内的降落区域与接地选择线译码电路未绘示。降落区域位于层间连接器的下表面与连接元件的上表面之间的接口区域，例如是层间连接器1573与连接元。
28、件1563。0089在图1B所示的例子中，存储器装置包括第一重叠导电层未绘示，其连接于多个位线结构，第一重叠导电层包括耦接于感应电路的多个总体位线GLOBALBITLINE。存储器装置更包括第一重叠导电层未绘示，其连接于至少一个基准导体结构并耦接于基准电压源。0090图2A至图8B绘示一存储器装置的范例工艺序列中，其次元件的XY平面俯视图与XZ平面剖面图，此存储器装置的存储单元的通道区中包含结晶材料。作为参照，图2A至图8B中的X、Y、Z维度是对应图1A及图1B中的X、Y、Z轴，其中Y轴位于水平方向，平行结构中的有源层带；Z轴位于垂直方向，与结构中的有源层带正交；X轴位于水平方向，与Y轴正交。。
29、在图2A至图8B中，有源层带可作为位线例如图1A的位线102105、112115或字线例如图1B的WL0WLN1。0091图2A绘示半成品存储器装置，其形成在衬底210上的多个有源层例如230、250、270与绝缘层例如220、240、260、280交错的剖面图。虽然图式中仅绘示3个有源层，但在实施例中，有源层的数量可以为8、16、32、64等。多个有源层中的有源层包括有源材料。有源材料可包括多晶质硅POLYCRYSTALLINESILICON或多晶硅POLYSILICON。绝缘层可包括氧化物材料。衬底210具有晶体结构方向。图2B为半成品存储器装置的上视图，绘示顶部的绝缘层280。0092图。
30、3A绘示衬底210上多个有源层带叠层例如330、350、370与绝缘层带例如320、340、360、380交错的剖面图。通过刻蚀工艺切开有源层及绝缘层，自多个有源层图2A的230、250、270及绝缘层图2A的220、240、260、280刻蚀叠层，并于衬底210处停止。有源层带包括有源材料，且具有侧表面371、373。有源层带330、350、370可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。图3B为叠层的上视图，绘示顶部的绝缘层带380以及叠层间衬底210的上表面。0093图4A绘示种子层410SEEDINGLAYER沉积在多个叠层及衬底上方，其中种子层41。
31、0接触多个叠层中有源层带330、350、370的侧表面371、373，且接触衬底210。如上所述，有源层带330、350、370可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。种子层410可包括有源层带的有源材料，例如是多晶质硅，或包括兼容于有源层的有源材料结晶行为CRYSTALLIZATIONBEHAVIOR的材料。种子层410可具有约介于1纳米NM至100纳米的厚度。图4B绘示位于多个叠层及衬底上的种子层410的上视图。在一些工艺范例中，可不需要或不使用种子层410。不过，如同衬底可提供晶体位向CRYSTALORIENTATION一样，种子层可以在单晶衬底与多。
32、晶质有源区域间形成晶体成长连接。0094多晶质硅用以制造薄膜晶体管。多晶质硅是一种包括相对较小的硅晶体平均晶粒尺寸的材料。举例来说，在最初沉积有源层时，多晶硅的平均晶粒尺寸范围可介于1纳米至100纳米。如上所述在刻蚀工艺后形成有源层带的多晶质硅的硅晶体的较小晶粒，可通过利用热能量或激光能量的退火工艺转变成较大的单晶硅，使多晶硅的晶体成长，产生较大的平均晶粒尺寸。举例来说，有源层带可具有小于10纳米的宽度，而在晶体成长后，增加的平说明书CN104134669A7/12页10均晶粒尺寸可具有至少20纳米的宽度。0095硅晶体中的晶粒被薄晶界GRAINBOUNDARIES分隔。于晶界中不同位向的晶粒。
33、碰撞，产生电子势垒与接口陷阱。接近晶界的区域可包含硅晶体结构中被取代的原子，以及转移至晶界的杂质。因此，晶界易于降低材料的导电性。对于较小或较大的晶粒，晶界通常只有几纳米宽。故在较大的晶粒内，单位体积中仅有少数的晶界，解释了材料中较小的碎片；而在较小的晶粒中，单位体积内有较多的经解，解释了材料中较大的碎片。据此，增加存储单元中用以形成通道区的多晶质硅的硅晶体的晶粒尺寸，可以增进通道的效能，例如可增加材料于状态时的导电性。0096在使用热能的退火工艺中，控制退火时期需要相对较高的退火温度。使用热能的退火工艺可使晶体成长，产生晶粒尺寸增加的多晶质硅。在一结构中，晶体成长可在具有单晶表面的有源层中产。
34、生通道区。如图3A所示，晶体成长的维度可以X、Y、Z方向描述。在X方向中，若有源层带如图1A的实施例作为位线，则晶体成长被位线的临界尺度CRITICALDIMENSION限制，若有源层带如图1B的实施例作为字线，则晶体成长被字线的临界尺度限制。在Z方向中，晶体成长被有源层带的薄膜厚度限制。Y方向较X方向为长，且电流路径为Y方向。有源层带Y方向上的单晶表面或具较大晶粒尺寸的表面可增加单元电流。在实施例如是固相结晶法SOLIDPHASECRYSTALLIZATION，SPC或准分子激光结晶法EXCIMERLASERCRYSTALLIZATION的退火工艺后，X方向与Z方向的晶粒尺寸可能改变，但会被。
35、相对小的临界尺寸，以及夹合各有源层带之上或下的绝缘层带图3A的320、340、360、380限制。但由于有源层带在Y方向上的尺寸较长，沿着Y方向的晶粒尺寸的增长可大于X及Z方向。固相结晶SPC或固相外延SOLIDPHASEEPITAXIAL，SPE为退火工艺的一种例子。应用在多晶质硅时，固相结晶需要在摄氏600度的烘箱或高温炉中超过24小时退火，或在超过摄氏1000度的环境中放置30分或1小时以快速退火。固相结晶法于期刊APPLIEDSURFACESCIENCE，154155200095104中的文章“EXCIMERLASERCRYSTALLIZATIONTECHNIQUESFORPOLYSI。
36、LICONTFTS”的96页第2段讨论，作者为FORTUNATO等人，此处将此文章纳入参考。0097在使用激光能量的退火工艺中，短波长、高强度的紫外线激光脉冲可用以加热沉积的多晶硅材料的表面，使其高于硅的熔点而不会损坏或融化衬底。接着熔融的硅在冷却时结晶。通过控制激光脉冲的时间以及温度，可长成较大晶粒的硅晶体。举例来说，剖面或有源层带维度的剖面方向的晶粒尺寸OK可成长约10纳米。举例来说，在有源层带Y方向上的晶粒尺寸可成长约10000纳米或更大。沉积后未经热处理的非晶硅的晶粒尺寸约小于5纳米。通过固相外延600，24小时、高温1000，30分或准分子激光结晶，Y方向上的晶粒尺寸可成长至1000。
37、0纳米或更大。在X方向中，若有源层带如图1A的实施例作为位线，则晶体成长被位线的临界尺度CRITICALDIMENSION限制，若有源层带如图1B的实施例作为字线，则晶体成长被字线的临界尺度限制。在Z方向中，晶体成长被有源层带的薄膜厚度限制。由于单元电流在Y方向上流动，增加Y方向上的晶粒尺寸很重要。较少的晶界与Y方向上较大的晶粒尺寸可增加单元电流。0098此外，其他如快速热退火RAPIDTHERMALANNEAL，RTA、峰值退火SPIKEANNEAL及悬浮区晶体成长FLOATINGZONECRYSTALGROWTH等方法亦可用于使有源层带的晶体成长。快速热退火为一种用于制造半导体装置的工艺，。
38、包括一次加热单晶圆以影响说明书CN104134669A108/12页11其特性。可设计特定的热处理方法以造成不同影响。尖峰退火是在制造时控制半导体装置的区域的退火温度及时间，以产生前峰值期PRESPIKEPERIOD、峰值期SPIKEPERIOD与后峰值期POSTSPIKEPERIOD。悬浮区晶体成长为一种使用晶种SEEDCRYSTAL启动晶体成长的方法，其加热多晶质材料以透过多晶质材料产生本地熔融带MOLTENZONE。熔融带带走杂质，进而减少多晶质材料的杂质浓度，产生单晶。通过此些方法，可加热晶圆使有源层带330、350、370的有源材料的晶体成长，使其至少在有源层带370的侧表面371、。
39、373处形成具有衬底210的结晶结构位向的结晶材料，其中衬底可作为结晶材料的晶种。0099图5A绘示通过热能退火工艺使有源层带晶体成长。有源层带530、550、570可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。在图5A所示的例子中，存储器装置放置在热环境下，例如是烘箱590并实施退火工艺。退火工艺是依退火周期的退火温度控制。可结合不同的退火温度与退火周期以成长多晶硅中硅晶体的晶粒尺寸。在一实施例中，退火温度约为600且退火周期大于24小时，在另一实施例中，退火温度约为1000且退火周期介于3060分。衬底210位于有源层之下且间隔一小段距离，因此种子层510可。
40、包括多晶质硅能提供硅来源，于退火工艺时连接硅衬底210。0100作为上述退火工艺的结果，有源层带330、350、370的有源材料的晶体成长使其至少在有源层带370的侧表面371、373处形成具有衬底210的结晶结构位向的结晶材料。有源材料内的多晶质硅在晶体成长之前具有平均晶粒尺寸。退火亦可应用于图1B所示的垂直通道装置，使用于提供通道区的有源材料晶体成长。晶体成长增加了平均晶粒尺寸，进而增进通道区开启时通道区的导电性，其中通道区形成在包括结晶材料的有源层带之上。提升的导电性可在单元内储存多个位。图5B绘示在种子层510与有源层带530、550、570晶体成长之后，覆盖在衬底以及多个叠层上的种子。
41、层510的俯视图。0101图6A绘示另一种通过激光能量退火使有源层带的晶体成长。有源层带530、550、570可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。图5A所叙述的关于种子层以及增加有源材料内多晶质硅的晶粒尺寸同样适用于图6A。在图6A所示的例子中，使用另一种以激光能量退火的工艺加热有源层带的至少一侧表面。用于多晶硅薄膜晶体管TFTS的制造的准分子激光结晶技术为以激光能量退火的一个例子。准分子激光结晶技术可在有源层带671、673的表面产生高温，而不会过量加热400衬底210。准分子激光结晶技术于期刊APPLIEDSURFACESCIENCE，154155。
42、200095104中的文章“EXCIMERLASERCRYSTALLIZATIONTECHNIQUESFORPOLYSILICONTFTS”的96页第2段讨论，此处将此文章纳入参考。0102作为上述以激光能量退火工艺的结果，有源层带630、650、670的有源材料的晶体成长使其至少在接近有源层带670的侧表面671、673处形成具有衬底210的结晶结构位向的结晶材料。有源材料内的多晶质硅在晶体成长之前具有平均晶粒尺寸。晶体成长增加了平均晶粒尺寸，进而增进通道区开启时通道区的导电性，其中通道区形成在包括结晶材料的有源层带之上。提升的导电性可在单元内储存多个位。图6B绘示在种子层610与有源层带6。
43、30、650、670晶体成长之后，覆盖在衬底以及多个叠层上的种子层610的俯视图。0103图7A绘示种子层自图5A，510自衬底210与叠层移除之后，衬底210上有源层说明书CN104134669A119/12页12带530、550、570与绝缘层带320、340、360、380交错的多个叠层的剖面图，其中有源层带包括结晶材料。如上所述，有源层带530、550、570可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。种子层可用例如化学干式刻蚀之类的刻蚀工艺移除。化学干式刻蚀为一种可对多晶质硅及氮化硅提供较二氧化硅高的刻蚀选择率ETCHSELECTIVITY的工艺。化。
44、学干式刻蚀可对多晶质硅提供较氧化物高的选择性，且可等向性刻蚀，以在不损坏绝缘层带320、340、360、380的情况下移除种子层610。图7B绘示叠层的俯视图，其显示绝缘层带380的顶部，以及有源层带中包括结晶材料的叠层之间的衬底210的上表面。0104在图8A所示的例子中，存储层880形成在多个有源层带叠层之上，存储层880与叠层中有源层带530、550、570的侧表面接触。如上所述，有源层带530、550、570可作为位线图1A的位线102105、112115或字线图1B的WL0WLN1。在一实施例中，存储层880可包括电荷储存材料，并形成电荷储存结构。电荷储存材料可包括介电电荷储存材料，。
45、例如是能带工程BANDGAPENGINEERING结构的ONONOOXIDENITRIDEOXIDENITRIDEOXIDE，氧化硅氮化硅氧化硅氮化硅氧化硅材料，也可包括浮动式栅极电荷储存结构。第二有源材料层890形成在存储层880之上，且与存储层共形。第二有源材料层890接着可被刻蚀，以定义多个正交排列在叠层内多个有源层带之上的结构，此结构与叠层内多个有源层带共形。多个结构可为图1A绘示的多个字线1251至125N，或是如图1B所示的包括内叠层半导体元件1520的多个位线结构。存储单元设置于有源层带的侧表面与多个结构交叉处的接口区域内，其中存储单元在有源层带内具有通道区。图8B绘示位于多个叠。
46、层上的第二有源材料层890的上表面，以及叠层之间衬底210的上表面。0105图9为存储单元内包括结晶材料的有源层带900的透视图。有源层带可设置成如图1A的有源层带120105、112115，或图1B的有源层带WL0WLN1。作为参照，图9中的X、Y、Z维度是对应图1A及图1B中的X、Y、Z轴，其中Y轴位于水平方向，平行结构中的有源层带；Z轴位于垂直方向，与结构中的有源层带正交；X轴位于水平方向，与Y轴正交。在图9中，有源层带可作为位线例如图1A的位线102105、112115或字线例如图1B的WL0WLN1。0106在图1A及图1B的结构中，双栅极存储单元的通道形成在沿着Y维度的有源层带图1。
47、A102105、112115，图1BWL0WLN1的通道主体区内。通道主体区具有通道主体宽度W，其主要由有源层带在Z方向上的厚度决定。通道主体区在电流方向或Y维度上具有长度L，主要由穿过对应的有源层带的字线结构图1A1251至125N、位线结构图1B的1520或栅极结构在Y维度上的宽度决定。通道主体区具有通道主体深度D，主要由有源层带于X维度上的宽度决定。双栅极存储单元的通道深度D为一动态变量，由单元的门坎值CELLTHRESHOLD、栅极电压、电流强度与掺杂浓度之类的特征决定。在双栅极通道单元中，两侧的栅极电压是相同，具有通道主体宽度与长度的通道自相反侧表面向内延伸，在单元偏压CELLBIA。
48、S超过门坎值的条件下电流流动。当双栅极存储单元关闭时，栅极电压低于门坎值，具有通道主体宽度及长度的空乏区亦自相反侧表面向内延伸。0107双栅极存储单元在多个有源层带叠层内其中一个有源层带的通道主体区中具有通道主体例如图1A的102105、112115；图1B的WL0WLN1，其中通道主体具有相对的第一侧表面与第二侧表面。双栅极存储单元更具有位于第一侧表面及第二侧表面上的电荷储说明书CN104134669A1210/12页13存结构，以及伏OVERLYING在电荷储存结构上的栅极结构，其中栅极结构沿着第一及第二侧表面具有宽度，有源层带内的结晶材料沿着第一及第二侧表面方向的晶粒尺寸大于栅极结构的宽。
49、度，其中沿着第一与第二侧表面的方向为电流流经所述有源层带的方向或Y维度。0108如图9所示，藉上述的热能量或激光能量退火工艺晶体成长后的有源层带900具有增大晶粒尺寸。在应用退火工艺至有源层带前，最初沉积的有源层带的多晶硅的平均晶粒尺寸范围可介于1纳米至100纳米。在晶体成长之后，增大平均晶粒尺寸至少为40纳米。如前所述，电荷储存结构位于第一及第二侧表面上。栅极结构或字线结构伏在电荷储存结构上。其中栅极结构沿着第一及第二侧表面具有宽度，沿第一及第二侧表面方向的有源条纹中的结晶材料的晶粒尺寸大于栅极结构的宽度，此方向为流经有源条纹的电流方向，或Y方向。如图9所示，在使用前述藉热能或激光能量的退火工艺使晶体成长后，有源条纹900具有增大的晶体尺寸。在实施退火工艺至有源条纹之前，最初沉积于有源条纹内的多晶硅平均晶粒尺寸介于1纳米至100纳米。在晶体成长之后，增大的平均晶粒尺寸至少为40纳米。如前所述，在X方向中，若有源层带如图1A的实施例作为位线，则晶体成长被位线的临界尺度限制，若有源层带如图1B的实施例作为字线，则晶体成长被字线的临界尺度限制。如前所述，在Z方向中，晶体成长被有源层带之上或下的绝缘层限制。一实施例中，如图9所示，在Y方向与相对的晶界内的增大晶粒尺寸可大于有源层带的通道区的长度L，或大于字线结构的Y维度的宽度。在另一实施例中，Y方向内的增大晶粒尺寸可大于两双栅。