使用平行译码路径的视频压缩（VC2）译码.pdf

本发明揭示使用平行译码路径的视频压缩（VC-2）译码。在一具体实例中，一种VC-2译码器包括三个平行数据路径，包括顶部频带、当前频带及底部频带数据路径。该顶部频带数据路径执行一顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理。该当前频带数据路径执行一当前压缩数据频带的VLD、IQ及IDCP处理。该底部频带数据路径执行一底部压缩数据频带的VLD、IQ及IDCP处理。另外，该译码器包括一三级反离散小波转换（IDWT）模块以执行IDWT处理以取决于使用该三个平行数据路径产生的部分解压缩的顶部、当前及底部数据频带合成经译码的源像素值。该译码器也包括一片段字节均衡器、一位串流先进先出（FIFO）、一扫描转换FIFO及一模块，该模块将水平及垂直遮没期间插入至自该扫描转换FIFO接收的数据内。

1.  一种译码器，其特征在于，包含：
三个平行数据路径，其包括一顶部频带数据路径、一当前频带数据路径及一底部频带数据路径，
该顶部频带数据路径执行一顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
该当前频带数据路径执行一当前压缩数据频带的VLD、IQ及IDCP处理；且
该底部频带数据路径执行一底部压缩数据频带的VLD、IQ及IDCP处理；及
一三级反离散小波转换（IDWT）模块，其执行IDWT处理以取决于使用该三个平行数据路径所产生的部分解压缩的顶部、当前及底部数据频带而合成经解码的像素值。

2.  根据权利要求1所述的译码器，其特征在于，还包含：
一片段字节均衡器，其等化正由该译码器译码的每一数据片段中的一些压缩字节，且借此，在将包括该顶部压缩数据频带、该当前压缩数据频带及该底部压缩数据频带的三个压缩数据频带提供至该三个平行数据路径前，等化该等数据频带中的每一者中的一些压缩字节。

3.  根据权利要求2所述的译码器，其特征在于，还包含：
一位串流先进先出（FIFO），其缓冲自该片段字节均衡器所接收的压缩数据；
其中由该位串流FIFO所接收的该压缩数据是用以产生提供至该三个平行数据路径的该顶部压缩数据频带、该当前压缩数据频带及该底部压缩数据频带；
其中该位串流FIFO容纳提供至该位串流FIFO的一输入端的一输入视讯格式及在该译码器的一输出端处输出的一输出视讯格式的实时处理，该输出视讯格式与该输入视讯格式不同；且
其中该位串流FIFO的一大小取决于该输入视讯格式与该输出视讯格式之间的在作用区域工作周期中的一差异，以及该输入视讯格式的一全部作用图像 大小；且
其中具有该大小的该位串流FIFO致能该输出视讯格式的一无缝且非间断性显示操作。

4.  根据权利要求1所述的译码器，其特征在于，该三个平行数据路径中的每一者也执行一2片段延迟，该2片段延迟是用以将自该VLD处理、该IQ处理及该IDCP处理所产生的一个该部分解压缩的数据频带分成提供至该三级IDWT模块的左边、当前及右边资料片段。

5.  根据权利要求1所述的译码器，其特征在于，还包含一扫描转换FIFO以将该三级IDWT模块的一基于片段的输出转换至一基于线扫描的视讯输出。

6.  根据权利要求5所述的译码器，其特征在于，还包含一模块，其经组态以将水平及垂直遮没期间插入至自该扫描转换FIFO所接收的数据内以借此输出具有一指定格式的一视讯信号。

7.  根据权利要求1所述的译码器，其特征在于，该三级IDWT模块包括一管线式二维（2-D）IDWT合成滤波器，该管线式二维（2-D）IDWT合成滤波器是使用N个重迭的一维（1-D）IDWT滤波器实施，其中N为连续地执行以产生一2-D IDWT结果的1-D IDWT滤波器的一数目。

8.  根据权利要求7所述的译码器，其特征在于，该N个重迭的1-D IDWT滤波器的使用达成每个频率循环N/(1+N)个1-D IDWT滤波器结果的一平均传输量。

9.  根据权利要求7所述的译码器，其特征在于，
程序间接口缓存器是用以储存与该三个平行数据路径中的每一者相关联的四个程序中的每一者的结果，该四个程序包括该VLD程序、该IQ程序、该IDCP程序及该三级IDWT程序；且
一个一时槽中四程序方案的使用致能比若在一管线式操作中在四个分开的时槽中执行该四个程序将需要使用的该等程序间接口缓存器少至少50%。

10.  根据权利要求1所述的译码器，其特征在于，
程序间接口缓存器是用以储存与该三个平行数据路径中的每一者相关联的四个程序中的每一者的结果，该四个程序包括该VLD程序、该IQ程序、该IDCP程序及该三级IDWT程序；且
该三个平行数据路径及存在于每一3×3数据片段单元的不同片段之间的数据相依性的使用致能在任一时间点每一3×3数据片段单元的大致仅三分之一被储存于该等程序间接口缓存器内。

11.  根据权利要求1所述的译码器，其特征在于，
程序间接口缓存器是用以储存由该三级IDWT模块所执行的一第1级IDWT程序、一第2级IDWT程序及一第3级IDWT程序中的每一者的结果；且
该三级IDWT模块经组态以当执行该第2级IDWT程序时比当执行该第1级IDWT程序时少处理一个位，且当执行该第3级IDWT程序时比当执行该第1级IDWT程序时少处理两个位，其致能比若当执行该第1级IDWT程序、该第2级IDWT程序及该第3级IDWT程序中的每一者时该三级IDWT模块处理相同数目个位将需要使用的程序间接口缓存器少大致10%。

12.  一种供在译码数据时使用的方法，其特征在于，包含：
（a）执行一顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
（b）执行一当前压缩数据频带的VLD、IQ及IDCP处理；及
（c）执行一底部压缩数据频带的VLD、IQ及IDCP处理；
其中步骤（a）、（b）及（c）经并行地执行；且进一步包含
（d）执行三级反离散小波转换（IDWT）处理以取决于自步骤（a）、（b）及（c）所产生的部分解压缩的顶部、当前及底部数据频带而合成经解码的像素值。

13.  根据权利要求12所述的方法，其特征在于，还包含：
在步骤（a）、（b）及（c）处并行地执行包括该顶部压缩数据频带、该当前压缩数据频带及该底部压缩数据频带的三个压缩数据频带的该处理前，在该等数据频带中的每一者中每数据片段等化一些字节。

14.  根据权利要求12所述的方法，其特征在于，步骤（a）、（b）及（c）中的每一者进一步包含执行一2片段延迟，该2片段延迟被用以将自该VLD处理、该IQ处理及该IDCP处理所产生的一部分解压缩的数据频带分成用于在步骤（d）处执行该三级IDWT处理的左边、当前及右边数据片段。

15.  根据权利要求12所述的方法，其特征在于，还包含：
（e）将步骤（d）的一基于片段的结果转换至一基于线扫描的视讯输出。

16.  根据权利要求15所述的方法，其特征在于，还包含：
（f）将水平及垂直遮没期间插入至自在步骤（e）处所执行的该转换产生的数据内以借此产生具有一指定格式的一视讯信号。

17.  根据权利要求12所述的方法，其特征在于，在步骤（d）处所执行的该三级IDWT处理是使用N个重迭的一维（1-D）IDWT滤波器实施，其中N为连续地执行以产生一2-D IDWT结果的1-D IDWT滤波器的一数目。

18.  根据权利要求17所述的方法，其特征字在于，该N个重迭的1-D IDWT滤波器的使用达成每个频率循环N/(1+N)个1-D IDWT滤波器结果的一平均传输量。

19.  根据权利要求17所述的方法，其特征在于，还包含：
将包括该VLD程序、该IQ程序、该IDCP程序及该三级IDWT程序的四个程序中的每一者的结果储存于程序间接口缓存器中；及
使用一个一时槽中四程序方案以将若在四个分开的时槽中执行该四个程序将需要的程序间接口缓存器的一数量减少至少50%。

20.  根据权利要求12所述的方法，其特征在于，并行地执行步骤（a）、（b）及（c），且使用存在于每一3×3数据片段单元的不同片段之间的数据相依性致能当执行步骤（a）、（b）及（c）时的任一时间点时，每一3×3数据片段单元的大致仅三分之一被储存。

21.  根据权利要求12所述的方法，其特征在于，
在步骤（d）处所执行的该三级IDWT处理包括一第1级IDWT程序、一第2级IDWT程序及一第3级IDWT程序；且
当在步骤（d）处执行该三级IDWT处理时，当执行该第2级IDWT程序时比当执行该第1级IDWT程序时少处理一个位，且当执行该第3级IDWT程序时比当执行该第1级IDWT程序时少处理两个位。

22.  一种译码器，其特征在于，包含：
一片段字节均衡器，其等化在正由该译码器译码的每一数据片段中的一些压缩字节，且借此，等化在包括一顶部压缩数据频带、一当前压缩数据频带及 一底部压缩数据频带的三个压缩数据频带中的每一者中的一些压缩字节；
三个平行数据路径，其包括一顶部频带数据路径、一当前频带数据路径及一底部频带数据路径，
该顶部频带数据路径执行该顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
该当前频带数据路径执行该当前压缩数据频带的VLD、IQ及IDCP处理；且
该底部频带数据路径执行该底部压缩数据频带的VLD、IQ及IDCP处理；及
一三级反离散小波转换（IDWT）模块，其执行使用该三个平行数据路径所产生的部分解压缩的顶部、当前及底部数据频带的IDWT处理；
其中该三级IDWT模块包括一管线式二维（2-D）IDWT合成滤波器，其是使用复数个重迭的一维（1-D）IDWT滤波器实施。

使用平行译码路径的视频压缩(VC-2)译码
技术领域
本发明的具体实例大体上是关于提供在译码数据时使用的译码器及方法。背景技术
VC-2视频压缩标准为由英国广播公司（BBC）对动画与电视工程师协会（SMPTE）标准贡献的公开免费使用的视讯译码标准。VC-2标准使用离散小波转换（DWT）及交错指数葛洛姆（IEG）可变长度编码来达成所要的视频压缩。DWT原先经设计以与风行的H.264标准相竞争，期望其导致比风行的基于离散余弦变换（DCT）的系统少的区块假影。为了达成串行数据接口（SDI）传输系统中的低延迟要求，SMPTE标准化两个低延迟配置文件，其包括使用（2，2）DWT的64级及使用重迭（5，3）DWT的65级。已展示为了使高清晰度（HD）视讯按优秀的视讯质量适合标准清晰度SDI（SD-SDI）有效负载，需要65级压缩。
VC-265级为具有下列属性的低延迟配置文件的一子集：
1.4:2:210位取样，具有支持的分辨率1920×1080i29.97、1920×1080i25、1280×720p59.94、1280×720p50。
2.编码译码器仅使用低延迟配置文件。
3.编码译码器仅使用LeGall（5，3）小波转换（小波索引＝1）
4.小波深度确切地为3阶。
5.片段大小固定为在亮度上16（水平）×8（垂直）且在色度上8（水平）×8（垂直）。
习知地，重迭的DWT用于广泛地用于数字摄影机及医疗成像系统中的JPEG-2000标准中。在该文献中，存在关于如何减小2-D DWT的实施复杂性的许多公布。此技术的一普通性质在于，基于JPEG-2000的实施使用外部图框缓冲存储器来处理芯片上DWT/IDWT数据。因此，此等公布已主要聚焦于 以下方式：使对外部内存的读取及写入存取最小化；减小芯片上外部内存；加速数据处理；及选择一扫描方案以使内存使用最小化。然而，外部内存典型地增加与芯片封装大小及功率消耗相关联的成本，以及总体系统复杂性及材料单（BOM）成本。
发明内容
以下描述为非常有效率的三频带平行处理VC-2解码架构及其实施方法，包括时间重迭的高传输量2-D反向离散小波转换（IDWT）滤波器设计、基于同时实时输入的以多级IDWT分片为基础的处理方法、用于容易的FIFO处理的片段字节均衡器、用于减少程序间通信缓存器的一个时槽四个程序处理架构、IDWT邻域片段储存减少方法及IDWT分辨率降低方法。以下还描述的为基于输入及输出视讯格式评估输入缓冲器大小的分析功能。根据特定具体实例，管线式1-D IDWT程序减少且较佳地减半总体2-D IDWT处理时间。根据特定具体实例，直接将实时产生的输入资料馈入至IDWT处理器（其也可被称作IDWT模块），而不使用中间缓冲器，此减少了储存及延迟。另外地，特定具体实例避免使用外部易失存储器（如在多数视频压缩系统中需要）且消除了三频带内部存储器。因此，所揭示的架构及方法允许VC-2译码器实施使用少量内部静态内存及缓存器，且致使非常短的处理延迟。此使译码器的多个频道（例如，译码器的四个频道）能够被装填至一单一芯片内。
本发明实施例提供一种译码器，其中，包括：
三个平行数据路径，其包括一顶部频带数据路径、一当前频带数据路径及一底部频带数据路径，
该顶部频带数据路径执行一顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
该当前频带数据路径执行一当前压缩数据频带的VLD、IQ及IDCP处理；且
该底部频带数据路径执行一底部压缩数据频带的VLD、IQ及IDCP处理；及
一三级反离散小波转换（IDWT）模块，其执行IDWT处理以取决于使用 该三个平行数据路径所产生的部分解压缩的顶部、当前及底部数据频带而合成经解码的像素值。
本发明实施例还提供一种供在译码数据时使用的方法，其中，包含：
（a）执行一顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
（b）执行一当前压缩数据频带的VLD、IQ及IDCP处理；及
（c）执行一底部压缩数据频带的VLD、IQ及IDCP处理；
其中步骤（a）、（b）及（c）经并行地执行；且进一步包含
（d）执行三级反离散小波转换（IDWT）处理以取决于自步骤（a）、（b）及（c）所产生的部分解压缩的顶部、当前及底部数据频带而合成经解码的像素值。
本发明还提供了一种译码器，其中，包含：
一片段字节均衡器，其等化在正由该译码器译码的每一数据片段中的一些压缩字节，且借此，等化在包括一顶部压缩数据频带、一当前压缩数据频带及一底部压缩数据频带的三个压缩数据频带中的每一者中的一些压缩字节；
三个平行数据路径，其包括一顶部频带数据路径、一当前频带数据路径及一底部频带数据路径，
该顶部频带数据路径执行该顶部压缩数据频带的可变长度译码（VLD）、反量化（IQ）及反DC预测（IDCP）处理；
该当前频带数据路径执行该当前压缩数据频带的VLD、IQ及IDCP处理；且
该底部频带数据路径执行该底部压缩数据频带的VLD、IQ及IDCP处理；及
一三级反离散小波转换（IDWT）模块，其执行使用该三个平行数据路径所产生的部分解压缩的顶部、当前及底部数据频带的IDWT处理；
其中该三级IDWT模块包括一管线式二维（2-D）IDWT合成滤波器，其是使用复数个重迭的一维（1-D）IDWT滤波器实施。
根据本发明的特定具体实例，串行数据接口（SDI）接收器芯片不需要且不包括外部内存，此为有益的，因为在SDI应用范围中的5-10的小压缩比可 不证明使用外部图框缓冲存储器的附加成本为正当的。此缺乏外部内存为本发明的特定具体实例与其他基于DWT的设计之间的一差异。
与在64级标准中使用的简单得多的非重迭（2，2）DWT相比，（5，3）DWT的重迭本质难以实时处理。因此，（5，3）DWT的重迭本质若未适当地处理，则可导致实施困难。本文中描述的本发明的特定具体实例克服了此等实施困难，且实际上通过使用内部存储器的三个大频带来保持传入的实时视讯数据而利用（5，3）DWT的重迭本质，使得可消除在其他基于DWT的设计中使用的外部内存。
在特定具体实例中，SDI接收器将四个译码器频道装填至一芯片内。若未正确地进行，则此SDI接收器可能需要具有比整个芯片的其他部分的总和大的闸计数的内部存储器大小。换言之，将此潜在的大小大的三频带内部存储器与对于SDI接收器需要的其他电路一起装填至一芯片内将不实际。为了克服此问题，本文中描述的特定具体实例可用以减少内存使用。
更通常地，以下描述为消除可另外由SDI接收器芯片需要的外部内存及主要内部存储器的系统性方式。另外，揭示进一步减少内部缓存器使用的三架构/技术/方案。
某些具体实例与平行处理架构有关，该平行处理架构使用同时执行的三组小的可变长度译码器（VLD）、反量化（IQ）及反DC预测（IDCP）模块以实时地产生用于IDWT的所需三频带数据。此实时重复产生的IDWT输入数据完全消除了将非常大的三频带数据储存于内部存储器中的需求。有利地，使用两个以上组VLD、IQ及IDCP模块的附加成本导致少于1%的闸计数增加，同时其替换内部存储器，若内部存储器未经消除，则其将另外表示大于50%的总闸计数。
为了减小且较佳地最小化输入缓冲存储器储存，可使用一端口静态RAM来储存自SD-SDI链路撷取的压缩输入串流。也描述为计算对于可持续SD至HD实时操作所需的最小缓冲器大小的技术。如将自以下描述理解，使用简单的公式来评估缓冲器大小。
在某些具体实例中，为了使同时读取三个可变长度编码（VLC）的串流的地址计算逻辑容易，通过将「1」位填充至较短片段的等化的字节边界来等化 每片段的接收的字节。此技术允许在相等间隔的地址处依序地读出所需三个VLC串流，其大大地简化了输入缓冲器设计。
在某些具体实例中，为了增加2-D IDWT程序的输出传输量，在其两循环程序时间期间重迭连续的1-D IDWT程序，以几乎使其总的速度效能双倍增加。
以下还描述为基于三级片段的2D-IDWT实施方法及输入架构，其中使用揭示的平行处理架构直接自实时产生的VLD-IQ-IDCP输出馈入输入数据。使用此方法及输入架构，替代如在多数习知设计中的经由需要较多储存及延迟的储存缓冲器馈入。
在习知VC-2译码器设计中，典型地需要大量内部程序间缓存器。为了减少缓存器使用，特定具体实例将四个程序（VLD-IQ-IDCP-IDWT）组合成一个处理时槽，且让其共享仅一组通信缓存器。另外，排程方案及较高速度处理器经设计使得可进行一时槽设计。以下亦描述为将所需的模块间缓存器减少至少50%的方式，与习知VC-2译码器设计相比，减少至少50%为很显着的改良。
根据某些具体实例，外部内存的消除以及三频带内部静态内存的消除导致对于包括当前解码中的片段的3×3（亦即，9片段）数据区块之所需IDWT储存之减少。解码架构的一另外改良基于此等9片段中的并非所有像素或其延迟的版本皆用于译码且因此可消除其储存的VC-2性质将储存减少至3.3个片段。另外，根据一具体实例的寻址方案可用以促进缓存器储存的至少50%减少。
某些具体实例也利用将第二级自第一级按比例减少2且也将第三级自第二级按比例减少2的空间IDWT定标性质。结果，少为一个的位可储存于二级像素中，且需要少为两个的位用于储存三级像素。特定言之，此可用以节省关于总缓存器使用的另外10%。
附图说明
图1展示并有VC-2编码器及VC-2译码器的HD摄影机及SD-SDI传输系统。
图2A展示VC-2译码器的一具体实例的主要处理模块（VLD、IQ/IDCP及IDWT）。
图2B用以展示桥接SD至HD格式以用于实时HD显示所需的缓冲器大 小。
图2C用以展示与用于亮度分量（Y）的2-D反离散小波转换（IDWT）相关联的处理组件。
图2D用以展示将源片段分解成10个频带的3级DWT程序。
图2E用以展示将10频带合成为源片段的3级IDWT（反DWT）程序。
图3A用以展示1-D（5，3）合成滤波器程序，使用来自先前片段的一个像素及来自下一个片段的两个像素充分合成解码当前片段的1×8个像素。
图3B用以展示参看图3A介绍的1-D（5，3）IDWT程序的两个步骤，其中两个步骤需要2个循环来完成。
图4展示基于片段的第一级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前2×4亮度（Y）像素。
图5展示基于片段的第二级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前4×8亮度（Y）像素。
图6展示基于片段的第三级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前8×16亮度（Y）像素。
图7展示基于片段的第一级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前2×2色度（Cb或Cr）像素。
图8展示基于片段的第二级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前4×4色度（Cb或Cr）像素。
图9展示基于片段的第三级2-D（5，3）合成滤波器程序，使用来自顶部频带、当前频带及底部频带片段的实时产生的数据，以充分合成译码当前8×8色度（Cb或Cr）像素。
图10展示具有非常高的传输量的时间重迭的管线式2-D IDWT合成滤波器设计。
图11A展示三频带平行处理VLD-IQ/IDCP-IDWT VC-2译码器架构。
图11B展示一片段字节均衡器设计以使输入FIFO读取寻址容易。
图12A展示用以节省至少50%的程序间接口缓存器的一时槽中四程序（VLD-IQ/IDCP-IDWT）架构。
图12B展示使用一时槽中四程序方法的三频带平行处理架构。
图13A展示用以节省63.3%的IDWT程序数据缓冲器缓存器的九片段储存减少技术。
图13B展示用于处理2-D IDWT的所有三级的九片段数据相依性图表。
图14展示用以节省超过10.5%的IDWT程序数据缓冲器缓存器的IDWT分辨率降低方法。
具体实施方式
图1为并有一HD H.264编码器180的一SDI传输系统100的一具体实例的高阶方块图，该系统可实施于（例如）数字视频记录器（DVR）内部用于安全监视应用。参看图1，将SDI传输系统100展示为包括耦接至HD H.264编码器180的HD摄影机110，在其间具有各种中间区块及传输缆线。
习知地，HD摄影机110将经由HD-SDI链路以1.4875Gbps速率连接至HD H.264编码器180。此高速传输链路限于经由3C-2V同轴缆线的约90公尺的短距离。然而，对于安全监视应用，较长距离为较佳的。将同一同轴缆在线的传输距离延长至约160公尺的一方式为使用在270Mbps下的较低速率SD-SDI。为了将位串流速率自1.4875Gbps的高清晰度（HD）速率减小至270Mbps的标准清晰度（SD）速率，对HD视讯源应用视频压缩。更特定言之，在图1中展示的SDI传输系统100中，使用VC-2HD至SD编码器120（其亦可被称作狄悦克（Dirac）编码器）来达成视频压缩。在展示的实施中，大小为1920×1080×2个字节的输入HD源图像经压缩成1440×486×1个字节的输出SD源图像，此达成约6/1的压缩比。将来自VC-2HD至SD编码器120的压缩位串流馈入至有效负载格式器130以致使具有10位平行数据（在27MHz下时控）的CCIR-656格式视讯串流。SD-SDI传输器140将27MHz下的10位平行数据传输至在270Mbps下时控的1位串行数据。根据一具体实例， HD摄影机110、VC-2编码器120、有效负载格式器130及SD-SDI传输器140为系统的摄影机侧的组件。虽然展示为分开的区块，但可将有效负载格式器130实施为VC-2编码器120的部分。另外，注意，区块120、130及140可共同地被称作SDI传输器装置，该SDI传输器装置当实施于单一芯片中时可被称作SDI传输器芯片。
在同轴传输缆线145上将较低速率SDI数据传输至系统的接收侧，接收侧包括HD H.264编码器180。更特定言之，SD-SDI接收器150首先接收在270MHz下的1位串行数据且将其转换成在27MHz下的10位平行CCIR-656格式数据串流。CCIR-656格式串流穿过有效负载撷取模块160以撷取VC-2压缩的位串流，且将其储存至VC-2SD至HD译码器170的输入缓冲器内。虽然展示为分开的区块，但可将有效负载撷取模块160实施为VC-2译码器170的部分。在VC-2译码器170（其亦可被称作狄悦克译码器）处，将填充于1440×486×1个字节的SD大小中的压缩位串流译码成1920×1080×2个字节的HD大小。此重建构的HD视讯数据与直接来自HD摄影机110的原始数据相比视觉上无损失，且经格式化成HD BT-1120格式以馈入至HD H.264编码器180内。在H.264编码器180处，可实时监控来自各种位置的多个HD场景，且该多个HD场景亦经同时压缩且储存以供未来参考。注意，区块150、160及170可共同地被称作SDI接收器装置，该SDI接收器装置当实施于一单一芯片中时可被称作SDI接收器芯片。当SDI传输器装置/芯片及SDI接收器装置/芯片正用以延长HD视讯串流可传输的距离时，此等装置亦可被分别称作HD-SDI延长器传输器及HD-SDI延长器接收器。
如可自以上描述看出，在安全监视系统中使用HD-SDI或SD-SDI的益处为位于各种监视位置处的HD摄影机（例如，110）可连接至在DVR内部的HD H.264编码器（例如，180）所位于的集中式控制点。注意，为了延长摄影机至控制点距离，亦可使用较高等级缆线。举例而言，使用RG59同轴缆线可将距离自90公尺延长至200公尺，且使用RG9级同轴缆线可进一步将距离延迟至300公尺。然而，在实际情形中，传输缆线常经预安装，且使用较高等级缆线加上其安装的成本远远超过在摄影机侧及SD-SDI接收器处添加简单的VC-2编码器及SD-SDI传输器及在H.264编码器侧处添加VC-2译码器的成本。 此为VC-2编码器与VC-2译码器的成对适用于安全市场中的HD监视系统的经济部署的原因。
另外，由于VC-2译码器（例如，170）位于四个或四个以上HD频道通常与一HD H.264编码器（例如，180）填充在一起的中央控制点处，因此将四个VC-2译码器频道填充至一芯片内以与现有安装一致是可用的。在本文中描述的某些具体实例中，焦点在于简化VC-2译码器（例如，170）的设计，在所描述的SDI传输系统100中的所有组件间，此为最具挑战性的设计。
图2A为展示VC-2译码器170的潜在实施的主要处理模块（VLD、IQ/IDCP及IDWT）的方块图。参看图2A，将VC-2译码器170展示为包括一压缩位串流缓冲存储器210、一可变长度译码器（VLD）模块220、一IQ/IDCP模块230、一3频带缓冲存储器240、一IDWT模块250、一扫描转换缓冲存储器260及一HD视讯输出模块270。在此组态中，使用3频带内部缓冲存储器240代替外部内存。然而，此3频带内部缓冲存储器240可显着比所需要的大。
在图2A中，IDWT模块150为主要处理模块，而VLD模块220及IQ/IDCP模块230处理且产生其输入数据。参看图2A，在VC-2编码器170的输入端处，在其作用区中含有VC-2压缩位串流的CCIR-656位串流经撷取且置入于输入内存缓冲器210中。在实时视讯译码器设计中，重要地，允许在2270处的连续视讯显示管。由于SD输入CCIR-656格式与HD输出BT-1120格式具有不同的作用及遮没区域，因此缓冲器210用以储存输入压缩数据，使得任务排程器可在稍后时间开始译码及输出视讯程序，以确保一旦开始输出视讯，则其显示管将不中断。习知地，选择用于输入缓冲器210的合适大小使得排程器可易于设计涉及需要基于需要连结在一起的各种视讯格式的输入及输出数据管仿真的试误程序。
根据特定具体实例，为了使仿真及试验努力容易，可如下展示定义作用工作周期（DUCY）：
DUCY=（作用区域）/（总包络），      方程式（1）
可展示，最小缓冲器大小如下所展示：
input_buffer_size=(HD_DUCY-SD_DUCY)×SD_active_size，
                        方程式（2）
其中SD_active_size为一SD图像中含有的总有效负载。
图2B展示为了解码SD字段输入以产生连续的可显示HD字段输出，基于方程式（1）及（2），所需SD_active_size为1440×243=349，920个字节，且最小input_buffer_size为11，652个字节。为了将SD图框输入转换至HD图框输入，由于SD_active_size双倍增加，因此最小input_buffer_size也双倍增加至23，304个字节。亦即，(HD_DUCY-SD_DUCY)×SD_active_size×2=(0.9608-0.9275)×349，920×2=23，304个字节。一旦判定了最小输入缓冲器大小，则任务排程器时序可易于经设计以达成此极限，同时维持无缝（亦即，连续）且未中断的视讯输出显示管。
再次参看图2A，在VC-265级标准中，VLD模块220为交错指数葛洛姆（IEG）译码器。为了符合对于实时视讯的所需时序预算，使用每符号一循环算法以每循环译码可变长度码数据的高达N个位，其中N为表示自IEG编码器产生的最长码字的正负号及量值的位的数目。其通常受到需要用来表示DWT程序的最低极少频率分量的位的数目限制。
在图2A中，VLD220将压缩可变长度位串流解压缩成表示DWT像素的正负号及量值的「符号」。VLD模块220取决于其自缓冲存储器210接收的VC-2压缩位串流输出经VLD译码的符号。将经VLD译码的符号馈入至反量化模块（IQ）以重建构其原始较高频率AC值，接着馈入至反DC预测（IDCP）模块以重建构其DC值。换言之，IQ模块恢复经DWT处理的原始源符号的原始量值；且IDCP模块恢复「DC」值，其表示经DWT处理的原始源符号的每片段平均值。虽然在图2A中将IQ及IDCP模块共同地展示为IQ/IDCP模块230，但视需要，可分开此等模块。
再参看图2A，将IQ/IDCP模块230的输出展示为提供至3频带缓冲存储器240，将该内存的输出提供至反小波转换（IDWT）模块250。IDWT模块250合成来自经10频带DWT处理（亦即，经10频带解压缩）的数据符号的经译码的像素值。将IDWT模块250的输出提供至扫描转换缓冲存储器260，将该内存的输出提供至HD视讯输出模块270。
在VC-265级中，将仅一个量化索引用于DWT的所有DC及AC频率分量。为了强调较低频率分量，在每一级DWT后将其按比例增加2。在译码器 侧上，必须将较低频率分量按比例减少2以重建构其原始值。如将在图14中展示且以下参看图14描述，此级按比例调整性质允许将较少位用于IDWT储存中以降低硬件成本。总体译码器硬件复杂性主要受到IDWT的处理要求影响，以下将参看图3论述IDWT的处理要求。
图2C展示用于亮度分量（Y）的2-D IDWT的处理组件280。最基本单元（标为282）为大小垂直上8线乘水平上16个像素的片段。可展示，为了得到当前片段的最终结果，需要来自所有八个邻居的数据，此扩大了对具有大小为24线且48个像素的3×3片段资料区块284（其也被称作9片段资料区块）的一片段资料相依性。由于数据按线扫描次序实时到达，因此为了在线跨度上得到用于所有片段的所需数据，需要一共三个频带（标为286），其意谓可需要24线乘1920个像素以储存于内部存储器240中。注意，频带大小与线宽度（亦即，1920个像素）及色彩分量（亦即，Y及Cb/Cr）的数目成比例。在愿望为将四个频道填充至一个译码器芯片内的情况下，三频带缓冲存储器240的所需大小将总计为737，280个字节。为了避免使用此巨大量的内部存储器，以下描述的本发明的某些具体实例提供更有效率的译码器架构。如本文中所使用的术语，也可被称作数据片段的片段为基于片段的IDWT的数据处理单元。也可被称作数据频带的频带包括8线×16像素的120个片段，且为经储存（以实时视讯）以实现片段的处理的数据的区块。在本文中描述的使用重迭的（5，3）IDWT滤波器合成经解码的像素值的本发明的特定具体实例中，并行地同时处理三个数据频带以使以上参看图2A描述的三频带缓冲存储器240能够被消除。
为了更好地理解3级IDWT程序，图2D用以展示在VC265级编码程序中进行3级IDWT程序以将一源片段分解成10个频率分量（也被称作子频带）的方式。首先，8线×16像素的源片段2310经历水平分析滤波程序以将其分解成水平低频带L32312及水平高频带H32314。L3及H3进一步经历垂直分析滤波程序以被分解成四个3级子频带，即，LL32316、LH32318、HL32320及HH32322。此结束第三级DWT程序，其导致产生四个频带分量，每一者大小为4线×8像素。三个较高频带分量LH3、HL3及HH3已结束了其DWT程序，且已用于随后量化程序。低频分量LL3接着经历类似的第2级水平及 垂直分析DWT滤波程序以产生四个第2级频率分量LL22328、LH22330、HL22332及HH22334。每一第2级频率分量具有2线×4像素的大小。三个较高频带分量LH2、HL2及HH2已结束了其第2级DWT程序，且已用于随后量化程序。第2级低频带LL22328接着经历类似的第1级水平及垂直分析DWT滤波程序以产生四个第1级频率分量LL02340、LH12342、HL12344及HH12346。每一第1级频率分量具有1线×2像素的大小。LL0分量经历DC预测程序，同时所有四个频带LL0、LH1、HL1及HH1经历量化程序。经10频带分解、DC预测及量化的结果接着经历可变长度编码（VLE）程序以被分解成所要的有效负载大小。
图2E展示反DWT（IDWT）程序，其将由DWT产生的10频带分量合成为原始源片段。IDWT自第1级合成开始，其中四个第1级频带分量LL02440、LH12442、HL12444及HH12446首先经历垂直滤波且接着水平滤波以合成为LL22428第2级低-低频带分量。在此等两个滤波程序期间，此等4个频带分量中的像素首先经交错且接着经滤波以产生所得2线×4像素LL2分量。第2级IDWT程序接着交错四个第2级分量（亦即，LL22428、LH22430、HL22432及HH22434），且接着进行垂直滤波，接着进行水平滤波，以合成4线×8像素LL3分量2416。接着，第3级IDWT程序交错四个第3级分量（亦即，LL32416、LH32418、HL32420及HH32422），且接着进行垂直滤波，接着进行水平滤波，以合成原始源片段2410。在随后本发明中，第3级IDWT程序展示基于以上基本IDWT规则的特殊实施技术。
在VC-2低延迟配置文件65级中使用的LeGall（5，3）的合成滤波器具有以下公式：
步骤1：A_2n-=(A_2n-1+A_2n+1+2)/4方程式（3）
步骤2：A_2n+1+=(A_2n+A_2n+2+1)/2方程式（4）
步骤1可等效地表达为：A_2n=A_2n-((A_2n-1+A_2n+1+2)/4)；且步骤2可等效地表达为：A_2n+1=A_2n+1+((A_2n+A_2n+2+1)/2)。在以上方程序中，「A」表示IDWT域中的像素资料值，其中每一个此像素数据值包括（例如）14至16个位。
对于为大小16×8的片段，需要适当地处置边界条件。在VC-2标准中， 用以处理2-D IDWT的图像外边界像素经在编码器及译码器处边界延伸（意谓其经指派与最靠近的同频带边界像素相同的值），使得使用不同译码器实施产生一致的译码器结果，且产生类似于原始源视讯的看起来平滑的边界。
图3A用以展示1-D（5，3）合成滤波器程序300，在顶部使用一个相邻像素（与前一个片段相关联）且在底部使用两个相邻像素（与下一个片段相关联），以充分合成解码当前片段的1×8个像素。参看图3A，标为310的区域对应于先前片段，标为320的区域对应于当前片段，且标为330的区域对应于下一个片段。另外，在区域320及330中的矩形表示偶数编号的资料，且三角形表示奇数编号的资料，且有界限的区域340表示先前片段。对于步骤1，基于奇数编号的A_2n-1及A_2n+1的输入计算偶数编号的A_2n。因此，需要一顶部数据A_-1用于计算的A₀。对于步骤2，基于偶数编号的A_2n及A_2n+2的输入计算奇数号A_2n+1。需要A₈以计算A₇，但A₈也需要自步骤1中的A₉计算。因此为了计算图3中的片段，需要超出片段边界的三个附加数据：A_-1、A₈及A₉，以用于处理LeGall（5.3）合成滤波器。在此，可得出结论，需要在片段上方的一附加数据及在片段下方的两个附加数据。在实时视讯操作中，数据保持连续地到来。在不使用附加内存的情况下，此规则控管需要储存以便针对大小为8线×16像素的片段计算IDWT的视讯线的数目。
图3B用以展示参看图3A介绍的1-D（5，3）IDWT程序的两个步骤，其中两个步骤需要2个循环来完成。在2个循环后，右边的像素0-7为结果。更特定言之，图3B进一步展示用于方程式（3）及（4）的实施的时间相依性。对于步骤1，在T=1，基于奇数编号的A_2n-1及A_2n+1的输入计算偶数编号的A_2n。因此，需要一顶部数据A_-1用于计算的A₀。举例而言，在时间T=1，基于在时间T=0的像素值7t、0及1，使用方程式（3）产生像素0；基于在时间T=0的像素值1、2及3产生像素2；且基于在时间T=0的像素值7、0b及1b产生像素0b。此程序亦产生在时间T=2的像素0、2、4及6的最终结果。注意，即使像素0b不需要用于在时间T=2的最终IDWT结果，像素0b仍经产生以用于在以下步骤2中使用。
对于在T=2处的步骤2，基于偶数编号的A_2n及A_2n+2的输入计算奇数编号的A_2n+1。需要A₈（像素0b）以计算A₇，但在步骤1中，也需要自A₉（像 素1b）计算A₈。举例而言，基于在时间T=1的像素值0、1及2使用方程式（4）产生像素1；基于时间T=1的像素值2、3及4产生像素3；且基于时间T=1的像素值6、7及0b产生像素7。此程序产生在时间T=2的像素1、3、5及7的最终结果，且进行2步骤1-D IDWT程序。此程序通常需要两个频率循环来完成。
图4用以展示基于片段的第一级2-D（5，3）合成滤波器程序400，使用来自顶部、当前及底部片段的实时产生的数据，以充分合成译码当前2×4亮度（Y）像素。此程序400为以上描述的1-D程序的2-D延伸。首先，自反量化的变换数据实时地形成大小为7×5（如所示）的数组。在图4中，7×5数组的每一正方形对应于一像素，例如，16位值的像素。7×5个像素（亦即，（4+1+2）×（2+1+2）个像素）用以合成第1级IDWT的所需4×2低-低频带。在图4中，将行标为410至430，且将列标为440至470。每一小方块的顶部左边角上的索引表示关于当前片段（0，0）的左上角的在y及x方向上的原始坐标。举例而言，顶部行410由位于自顶部频带向上第6线的资料建构，当前行415及420自自当前频带的第0线及第1线建构，而底部两个行425及430由位于在自当前底部频带的原点下方的第8线及第9线的数据建构。类似地，列440由自左边片段向左第12列建构，列445、450、455及460由自当前片段的第0列、第2列、第1列及第3列建构，且列465及470由自右边片段的第16列及第18列建构。总之，需要来自当前片段的全部八个相邻片段的数据来处理低-低第1级（LL1）频带的2-D合成，如自资料构造所展示。
根据一具体实例，9片段数据区块直接由具有三组2片段缓冲器的实时VLD-IQ/IDCP处理的资料提供，而不经历外部内存或内部存储器（例如，图2A中的240）。因此，与使用外部内存及/或内部存储器的习知设计相比，此基于片段的IDWT提供优势。在针对其他级的IDWT及色度分量IDWT的随后描述中，可使用类似输入机制，且将不进一步陈述类似输入机制。
再参看图4，为了合成2-D LL1结果，在垂直方向上针对七个列440、445、450、455、460、465及470进行第一ID合成滤波。此后接着进行在水平方向上针对三个行415、420及425的ID合成滤波。在一具体实例中，仅保留该数组的内部部分5×3（以粗轮廓线标记），因此不需要针对行410及430的滤波。 大小为5×3的子数组为针对第1级的合成结果，其按比例减少2且将应用于第2级IDWT，如下参看图5描述。
图5展示用于亮度分量Y的基于片段的第二级（亦即，第2级）2-D（5，3）IDWT程序500，使用来自当前片段的实时产生的数据及其八个相邻片段（亦即，此处使用来自所有3×3片段的数据），以充分合成当前4×8亮度（Y）像素。首先，大小为11×7之数组是通过组合第二级DWT数据（亦即，直接自实时程序产生及应用而不储存的来自当前片段以及来自其八个相邻片段的第2级DWT的高-低（HL2）、低-高（LH2）及高-高（HH2）频带）自反量化的变换资料形成。在图5中，将行标为510至540，且将列标为545至595。
在以上数组形成程序后，自先前图获得的第1级合成结果（如由行515、525及535中的「C1」、「CR1」、「B1」及「BR1」标记）用以填充其余低-低（LL1）频带数组分量，如所示。所需的数据亦如先前经实时地直接产生及应用，而不储存。
接着，依序执行类似的ID合成程序（垂直且接着水平）以产生第2级结果。最后，保留内部部分9×5作为第2级的合成结果。命名为大小为9×5的低-低-2频带（LL2）的子数组经按比例减少2且将应用于第3级IDWT，如参看图6所描述。
图6展示2D（5，3）IDWT程序600的第3级，作为此具体实例中的亮度分量（Y）的最后阶段。首先，使用实时产生无储存地自供应自IQ/IDCP的反量化的变换数据建构大小为19×11的数组。自以上第2级程序获得的9×5结果（如由行612、616、620、624及628中的「C2」、「CR2」、「B2」及「BR2」标记）接着经实时地应用以填充其余低-低频带（LL2）数组分量，如在该图中所示。在图6中，将行标为610至630，且将列标为632至668。
接着，依序执行类似的ID合成程序（垂直且接着水平）以产生第3级结果。最后，将内部部分16×8保留为第3级的合成结果。此输出接着经历三个量值调整程序（亦即，带正负号的2位按比例减少程序、量值剪裁程序及量值偏移程序）以进入适合于BT-1120标准输出的数据范围。此结束了Y分量的2-D IDWT程序。
图7展示基于片段的第一级2-D（5，3）IDWT程序700，其使用来自当 前片段及其八个相邻片段的实时产生的数据，以充分合成当前2×2色度（Cb/Cr）像素。换言之，图7展示用于色度分量Cb或Cr的2-D（5，3）IDWT700的第一级。在图7中，将行标为710至730，且将列标为735至755。首先，如所展示的大小为5×5的数组自VLD-IQ/IDCP实时产生的数据形成，而不使用静态内存储存。在每一小方块的顶部左边上的索引表示关于当前片段（0，0）的左上角的在y及x方向上的原始坐标。举例而言，顶部行710由位于自顶部频带向上第6线的资料建构，当前行715及720自自当前频带的第0线及第1线建构，而底部两个行725及730由位于在自底部频带的原点下方的第8线及第9线的数据建构。类似地，列735由自左边片段向左第6列建构，列740及745由自当前片段的第0列及第2列建构，且列750及755由自右边片段的第8列及第10列建构。总之，自实时程序产生来自当前片段的全部八个相邻片段的资料以实现低-低第1级（LL1）频带的2-D合成，如自资料构造所展示。
为了合成2-D LL1结果，在垂直方向上针对五个列735、740、745、750及755进行第一ID合成滤波。此后接着进行在水平方向上针对三个行715、720及725的ID合成滤波。注意，仅保留该数组的内部部分3×3（以粗轮廓线标记），因此不需要针对行710及730的滤波。
大小为3×3的子数组为针对第1级的合成结果，其按比例减少2且将应用于第2级IDWT，如在下图中所描述。
图8展示基于片段的第二级2-D（5，3）IDWT程序，其使用来自当前片段及其八个相邻片段的实时产生的数据，以充分合成当前4×4色度（Cb/Cr）像素。换言之，图8展示用于色度分量Cb或Cr的2-D（5，3）IDWT程序800的第2级。首先，大小为7×7的数组是通过组合第二级DWT数据（亦即，实时地来自VLD-IQ/IDCP程序而不使用内存储存的来自当前片段以及来自其八个相邻片段的第2级DWT的高-低（HL2）、低-高（LH2）及高-高（HH2）频带）自反量化的变换资料形成。在图8中，将行标为810至840，且将列标为845至875。
在以上数组形成程序后，自先前图获得的第1级合成结果（如由行815、825及835中的「C1」、「CR1」、「B1」及「BR1」标记）用以填充其余低-低（LL1） 频带数组分量，如所示。
依序执行类似的ID合成程序（垂直且接着水平）以产生第2级结果。最后，保留内部部分5×5作为第2级的合成结果。命名为大小为5×5的低-低-2频带（LL2）的子数组经按比例减少2且将应用于下一图中的第3级IDWT。
图9展示基于片段的第3级2-D（5，3）IDWT程序900，其使用来自当前片段及其八个相邻片段的实时产生的数据，以充分合成当前8×8色度（Cb/Cr）像素。换言之，图9展示2D（5，3）IDWT程序900的第3级作为用于色度分量Cb或Cr的最后阶段。在图9中，将行标为910至930，且将列标为932至952。首先，自VLD-IQ/IDCP实时程序建构大小为11×11的数组，且自以上描述的第2级程序获得5×5结果，如由行912、916、920、924及928中的「C2」、「CR2」、「B2」及「BR2」标记。
接着，依序执行类似的ID合成程序（垂直且接着水平）以产生第3级结果。最后，将内部部分8×8保留为第3级的合成结果。
此输出接着经历三个量值调整程序（亦即，带正负号的2位按比例减少程序、量值剪裁程序及量值偏移程序）以进入适合于BT-1120标准输出的数据范围。此结束了Cb或Cr分量的2-D IDWT程序。
根据特定具体实例，Cb与Cr分量跨一线在水平上交错。此减少了内部存储器实例的数目且降低总成本。Cb及Cr分量皆具有相同的数据程序。
通过在两个方向上重复应用1-D IDWT来进行大小为N列乘M行的2-D IDWT的硬件实施。首先，自列1至列N垂直合成每一M×l列，且接着水平地合成自行2至行（M-l）的所得N×l个水平向量以得到2-D IDWT结果。
图10展示具有非常高的传输量的时间重迭的2-D IDWT合成滤波器设计。更特定言之，图10展示一有效率的管线式2-D IDWT设计1000以将计算方程式（3）及（4）的两个步骤所需要的两个循环挤压至大致一个循环内。管线式架构按一个循环重迭1-D滤波器程序1010、1020、1030、1040……及1050中的每一者，使得一个滤波器的第二步骤正与下一个滤波器的第一步骤并行地执行，且滤波器模块的逻辑实质上始终忙。来自1-D滤波器的每一循环的输出结果表示每一管线式1-D滤波器程序的2步骤结果。
针对每一1-D合成的平均传输量等于pipe_length/(pipe_length+1)，其非常 靠近每个循环一个1-D滤波器结果。换言之，使用N个重迭的一维（1-D）IDWT滤波器实施管线式二维（2-D）IDWT合成滤波器，其中管线长度N为连续地执行以产生2-D IDWT结果的1-D IDWT滤波器的数目。N个重迭的1-D IDWT滤波器的此使用达成每个频率循环N/(1+N)个1-D IDWT滤波器结果的平均传输量。此大大地减少了当针对IDWT程序的总体时序预算非常高时需要的1-D滤波器实例的数目。此架构的成本在于，需要储存来自步骤1的中间结果，但其比当需要双倍速度系统要求时添加完全1-D滤波器的成本小得多。
再参看图10，每一分开的滤波器产生一1-D IDTW滤波的结果，其也可被称作滤波器输出。2-D IDWT滤波的结果或输出通过执行1-D IDWT滤波两次来达成。首先，在垂直方向上进行滤波，其产生1-D垂直合成结果。其次，在水平方向上进行滤波，其产生1-D水平结果。第二结果（亦即，1-D水平结果）为2-D IDWT结果。更明确地，为了对8×16片段进行2-D IDWT，首先执行十六（16）个8×1垂直1-D IDWT，接着执行八（8）个1×16水平IDWT。彼等后面的八（8）个1×16水平IDWT的输出结果为此8×16片段的2-D IDWT结果。若未使用图10的重迭IDWT操作，则需要约48个频率循环（亦即，16×2+8×2=48）来完成（16+8）=24个1-D IDWT，且平均传输量为每循环24/48=0.5个滤波器结果。相比之下，若使用图10的重迭IDWT操作，则需要仅约26个频率循环（亦即，16+1+8+1=26）来完成24个1-D IDWT，且平均传输量为每循环24/26=0.923个滤波器结果。此实现约22个频率循环（亦即，48-26=22）的节省，此节省了处理时间，且因此可使用1-D合成滤波器的较少实例来达成相同的所需处理能力要求。
如在图2C中所展示及以上参看图2C所描述，习知地需要大的3频带内部存储器储存器240来支持以上描述的实时IDWT程序。以下描述的本发明的某些具体实例减少或完全消除了此储存。
图11A展示根据本发明的一具体实例的3频带平行处理VLD-IQ/IDCP-IDWT VC-2译码器架构1100。此3频带平行处理译码器架构1100实时地处理且产生所需的3频带IDWT输入数据，使得可完全消除以上论述的3频带内部存储器240。此以两组附加的VLD及IQ/IDCP模块1115、1125、1130及1140为代价来达成。归因于实施VLD及IQ/IDCP模块所需的 相对少量逻辑，附加硬件的闸计数少于实施其替换的内存所需要的大的闸计数的2%。平行架构的操作包括并行执行的程序的三个频带的使用。顶部频带VLD1115、IQ/IDCP1130及2片段延迟1145实时地产生IDWT输入数据的顶部三个片段。如所示，同时实时地将左边、当前及右边片段的数据馈入至IDWT处理器1160。当前频带VLD1120、IQ/IDCP1135及2片段延迟1150实时地产生IDWT输入数据的当前三个片段。如所示，同时实时地将左边、当前及右边片段的数据馈入至IDWT处理器。底部频带VLD1125、IQ/IDCP1140及2片段延迟1155实时地产生IDWT输入数据的底部三个片段。如所示，同时实时地将左边、当前及右边片段的数据馈入至IDWT处理器1160。2片段延迟1155可用作用以储存来自IQ/IDCP程序的输出数据的缓冲存储器来实施。IDWT模块1160接收所需的9片段输入数据且将其译码以产生适合于经由视讯输出（VO）-FIFO1180及BT-1120产生器1170显示的输出数据。以下描述根据本发明的特定具体实例的额外实施细节。
图11B说明一片段字节均衡器设计1105以使输入FIFO读取寻址容易。更特定言之，图11B展示等化每一输入片段的压缩数据长度的第一阶段slice_bytes均衡器1105。在VC-2中，每一8线乘16像素片段的交错的指数葛洛姆IEG编码受约束于叫作「slice_bytes」的整数数目个字节。归因于可变长度编码的本质，slice_bytes通常自一片段变化至下一个片段。为了使译码器与经编码的位串流的同步容易，将一些片段分群在一起使得slice_bytes的序列具有规则周期性图案。对于1080I29.97系统的slice_bytes群组1190具有复杂的周期性图案，其具有17个元素「42、43、43、43、43、43、43、43、42、43、43、43、43、43、43、43、43」。此意谓17片段群组中的第1及第9片段通过42个字节编码，而所有其他者按43个字节编码。在HD图像中的频带1192上，每频带存在1920/16=120个片段。在新的平行架构中，需要存取由120个片段分开的可变长度数据1192、1193、1194的三个频带。由于120并非17的简单复联，因此此使输入数据存取困难。为了使此问题容易，片段字节均衡器1105利用IEG性质：「1」位译码至在片段的末尾忽略的「零」值。无论何时当在输入位串流中遇到短片段（在此具体实例中，42字节片段）时，均衡器因此将八个「1」位插入至片段的末尾，且产生相等长度的所有slice_bytes， 如在1195处所示。在此特定具体实例中，对于每一片段，其为43个字节。在等化之后，每一片段含有相同数目个压缩数据字节，且每一频带亦如此。此经等化的slice_bytes将可变长度压缩的数据转变成固定长度压缩的数据，且允许相互间分隔开一个频带的顶部频带、当前频带及底部频带的读取地址易于计算出。对于此特定具体实例，此均衡器的成本为在输入FIFO1110中约0.27%之多的储存空间。
在图11A中，三个VLD模块1115、1120、1125及三个IQ/IDCP模块1130、1135、1140同时解码三个相邻频带以针对当前片段的IDWT需要的输入数据的三分之一提供3×1片段输入数据（右边列）。三个2片段延迟模块1145、1150及1155用以储存且提供当前片段IDWT需要用于译码的数据的3×3片段中的先前的资料的三分之二（中心列及左边列）。此平行架构1100因此产生所需的3×3片段数据用于译码图像中的任一片段，且完全消除了对于习知一频带处理所需的3频带内部存储器（例如，图2A中的240）。
图12A用以解释根据特定具体实例的有效率的一时槽中四程序方案1200的时间相依性，其用以将程序间接口缓存器（用以储存与三个平行数据路径中的每一者相关联的四个程序中的每一者的结果）的量减少约至少50%。更特定言之，图12A的标为1202的部分说明一时槽中四程序（VLD、IQ、IDCP及IDWT程序）方案，其可用以节省VC-2译码器内至少50%的程序间接口缓存器。为了比较，还展示一习知译码器设计1201，其使用习知3阶段管线设计以减轻对于每一功能模块的速度要求。有益地，当使用一时槽中四程序方案1202时，由于四个程序之间的所有中间数据完全在每个一片段程序时间内利用，因此不需要储存此等中间结果的附加复本用于稍后由下一阶段程序使用，借此实现程序间缓存器的50%的消除。方案1202的代价为，对于四个程序的处理速度需要几乎双倍增加。然而，由于随机逻辑比大的缓存器组小得多，因此与习知方案1201相比，总的硬件成本降低了。
在图11A及图12A中，假定共同地执行IQ及IDCP处理。因此，基本上存在三个主要程序，亦即，VLD、IQ/IDCP及3级IDWT。通过将三个主要程序分成三个分开的处理时槽，每一程序可具有全部时槽的时间来结束处理一片段，因此处理速度要求放松了。根据本发明的特定具体实例，存在对于图12B 中展示（且，也在图11A中展示）的三个平行数据频带路径中的每一者的1202一时槽中四程序方案架构（图12A中所示）的分开的实例。换言之，存在由VLDt及IQ/IDCPt标记的一时槽中四程序方案1202，其中「t」表示顶部频带，其对应于顶部频带数据路径12800；由VLDc及IQ/IDCPc标记的一时槽中四程序方案1202，其中「c」表示当前频带，其对应于当前频带数据路径12820；及由VLDb及IQ/IDCPb标记的一时槽中四程序方案1202，其中「b」表示底部频带，其对应于底部频带数据路径12840。更通常地，图12A及图12B分别说明本发明的特定具体实例利用与处理顶部频带、当前频带及底部频带相关联的时间相依性及几何相依性。另外，注意，前述数据路径中的每一者可替代地被称作译码器路径，此是由于此等数据路径在VC-2译码器内。
在VC-2译码器设计中，与处理三个分开的数据频带相关联的一潜在问题为，可能需要大量内部程序间缓存器。举例而言，为了处理当前数据片段，当使先前片段的结果用于下一个程序使用时，每一功能模块可能需要保持两组缓存器以乒乓球方式操作，其将导致使用（4×2×128×14×3）43，008个缓存器，此数目相当大。为了节省此大量模块间通信缓存器，使用一时槽中四程序方案1202。基于依序处理较低频带数据及较高频带数据的特殊VC-2性质，有必要等待来自VLD的所有高频带数据可用于开始处理下一个IQ/IDCP管。在下一个程序可开始其管前，仅需要结束其微小的1/16部分（低-低频带）。接着，在进行了其余3/16且最后最后的3/4高频带后，对应的IQ/IDCP及IDWT程序可开始。基于此重迭的开始排程方法，IDWT程序得到使用此平行管线架构1202的其原始预算的超过一半。为了达成对于IDWT所需双倍速度，两个小的1-D IDWT程序可并行地执行以达成速度目标。
如上所提到为图11A的重新绘制版本的图12B展示具有在三频带架构中的具有2片段延迟的平行VLD-IQ/IDCP模块的VC-2译码器12700。参看图12B，译码器12700包括一片段字节均衡器12720、一FIFO12740、平行数据路径12800、12820及12840、一3级IDWT模块12860、一BT-1120产生器12880及一VO FIFO12900。数据路径12800产生用于顶部右边片段的顶部频带实时数据。通过2片段延迟，其将所需的顶部频带3片段资料发送至如在图4至图9中所描述的3级IDWT程序。数据路径12820产生用于当前右边片段 的当前频带实时数据。通过2片段延迟，其将所需的当前频带3片段资料发送至如在图4至图9中所描述的3级IDWT程序。数据路径12840产生用于右下部片段的底部频带实时数据。通过2片段延迟，其将所需的底部频带3片段资料发送至如在图4至图9中所描述的3级IDWT程序。根据某些具体实例，不使用任何内部存储器缓冲器进行直接的实时数据传递，此为此等具体实例的优势。
更通常，图12B说明包括顶部频带数据路径12800、当前频带数据路径12820及底部频带数据路径12840的三个平行数据路径。顶部频带数据路径12800执行顶部压缩数据频带的可变长度译码（VXD）、反量化（IQ）及反DC预测（IDCP）处理。当前频带数据路径12820执行当前压缩数据频带的VLD、IQ及IDCP处理。底部频带数据路径12840执行底部压缩数据频带的VLD、IQ及IDCP处理。图12B亦展示三级反离散小波转换（IDWT）模块12860以执行IDWT处理以取决于使用三个平行数据路径产生的部分解压缩的顶部、当前及底部数据频带合成经译码的像素值。三个平行数据路径12800、12820及12840中的每一者亦执行2片段延迟，2片段延迟用以将自VLD、IQ及IDCP处理产生的其各别部分解压缩的资料频带分成提供至三级IDWT模块12860的左边、当前及右边资料片段。也可被称作扫描转换FIFO的VO-FIFO12900将三级IDWT模块12860的基于片段的输出转换至提供至BT-1220产生器12880的基于线扫描的视讯输出。BT-1220产生器12880将水平及垂直遮没期间插入至自扫描转换FIFO12900接收的数据内以借此输出具有BT-1220格式的视讯信号。
图12B亦展示等效于图11A中的片段字节均衡器1105的片段字节均衡器12720，及等效于图11A中的FIFO1110的位串流FIFO12740。片段字节均衡器12720用以等化每一片段中的每数据片段的一些字节，及在将包括顶部压缩数据频带、当前压缩数据频带及底部压缩数据频带的三个压缩数据频带提供至三个平行数据路径前，等化该等数据频带中的每一者。位串流FIFO12740用以缓冲自片段字节均衡器12720接收的压缩数据以容纳提供至位串流FIFO12740的输入端的输入视讯格式及在译码器12700的输出端输出的输出视讯格式的实时处理。根据特定具体实例，以上论述的方程式（1）及（2）用以判定 位串流FIFO12740的大小，且因此，位串流FIFO12740的大小取决于输入视讯格式与输出视讯格式之间的在作用区域工作周期中的差异，以及该输入视讯格式的全部作用图像大小。此使位串流FIFO12740能够提供输出视讯格式的无缝且非间断性显示操作。
再参看图12B，根据特定具体实例，三级IDWT模块12860包括一管线式二维（2-D）IDWT合成滤波器，其是使用N个重迭的一维（1-D）IDWT滤波器实施，其中N为经连续地执行以产生2-D IDWT结果的1-D IDWT滤波器的数目，如以上参看图10所解释。N个重迭的1-D IDWT滤波器的使用达成每个频率循环N/(1+N)个1-D IDWT滤波器结果的平均传输量，亦如以上参看图10所描述。
图13A用以展示用以减少缓存器所需3×3片段的另一技术1300。更特定言之，图13A用以说明用以节省63.3%的IDWT程序数据缓冲器缓存器的9片段储存减少技术1300。此技术是基于VC-2性质：并非3×3邻域区块中的所有像素皆用以评估当前片段。注意，在图11A中，组合的VLD/IQ/IDCP模块1130含有右上部片段，1135含有中间右边片段，且1140含有右下部片段。2片段延迟模块1145含有上部中心及左上部片段。2片段延迟模块1150含有当前中心及当前左边片段。2片段延迟模块1155含有下部中心及左下部片段。
图13B展示用于处理IDWT所有3个级的9片段数据区块相依性图表1395。举例而言，为了处理第1级（L1），仅需要来自右上部片段0的一个像素。类似地，L2仅需要一个像素，且L3也仅需要一个像素。一起仅需要将3个像素储存于右上部片段中，如与在片段0储存1330中的充分填满的128个像素相对。基于此图表1395，展示上部中心片段11320仅需要28个缓存器；左上部片段21310仅需要28个缓存器；当前右边片段31360仅需要14个缓存器；当前中心片段41350需要全部128个像素；当前左边片段51340也需要全部128个像素；右下部片段61390仅需要6个像素；下部中心片段71380仅需要44个像素；且左下部片段81370仅需要44个像素。一特定寻址方案经设计使得实时地将所需的特定数据传递至IDWT程序的每一级。
在此具体实例中，就储存量而言，存在9片段数据区块至仅3.3片段区块之减少。与充分填满（4×2×9×128×14）或129，024个缓存器的习知方法 相比，此方法仅使用（4×2×423×14）或47，376个缓存器。优势为节省了63.3%的缓存器。
图14用以展示用以挤出IDWT实施中最后冗余度的IDWT分辨率降低技术1400。更特定言之，图14用以展示IDWT分辨率降低方法1400，其用以节省超过10.5%的IDWT程序数据缓冲器缓存器。此技术是基于VC-2性质：仅一个量化索引（qindex）用于通过编码器的DWT程序分析成十个频带的整个片段。为了使用仅一个qindex强调较低频带且不再强调较高频带，在编码器侧上的DWT的每一级后，VC-2应用因子2按比例增加。在译码器侧上，存在自L1至L2且再次自L2至L3的反按比例减少2。此意谓计算1420、1430、1440中的L2-IDWT所需要的分辨率比计算L1-IDWT1410所需要的分辨率少一个位，且计算1450、1460、1470中的L3-IDWT所需要的分辨率也比L2-IDWT少一个位。由于L3含有75%的像素或128个像素中的96个，且L2含有18.75%的像素或128个像素中的24个，大部分剩余片段储存缓存器可使用少为2个位或少为1个位。在该具体实例中，此节省了另外10.5%的全部剩余缓存器。其亦将第2级及第3级算术数据深度减少相同数目个位，且因此致使稍微更快的IDWT处理速度。因此，三级IDWT模块（在图11A中标为1160，且在图11B中标为12860）可经组态以当执行第2级IDWT程序时比当执行第1级IDWT程序时处理少一个位，且当执行第3级IDWT程序时比当执行第1级IDWT程序时处理少两个位，此实现使用比若当执行第1级IDWT程序、第2级IDWT程序及第3级IDWT程序中的每一者时该三级IDWT模块处理相同数目个位将需要少大致10%的程序间接口缓存器及同样的较低分辨率且稍微更快的算术逻辑。
以上描述的各种模块及区块可使用硬件、韧体、软件及/或其组合来实施，如将由一般熟习此项技术者在阅读本发明后将了解。此硬件可（例如）使用一或多个处理器、场可程序化门阵列（FPGA）及/或特殊应用集成电路（ASIC）来实施，但不限于此。
虽然本文中已说明及描述了特定具体实例，但一般熟习此项技术者应了解，可用经计算以达成同一目的的任何配置来取代所展示的特定具体实例。因此，显然意欲本发明仅受申请专利范围及其等效物限制。
虽然以上已描述本发明的各种具体实例，但应理解，其已通过实例且非限制来呈现。熟习相关技术者将显而易见，在不脱离本发明的精神及范畴的情况下，可在其中进行形式及细节的各种改变。
本发明的宽度及范畴不应受到上述例示性具体实例中的任一者限制，而应仅根据以下申请专利范围及其等效内容来界定。