可降低数据保持方式中电流消耗的半导体存储装置 【技术领域】
本发明涉及半导体存储装置，具体涉及需要对存储数据进行定期刷新的动态型半导体存储装置。更具体地说，本发明涉及用以降低数据保持方式中的耗电的结构。
背景技术
在DRAM(动态随机存取存储器)等动态型半导体存储装置中，存储数据的存储单元内设有电容。由于电容中数据以电荷的形态存放，一个存储单元通常由一个晶体管和一个电容构成。因此，该DRAM单元跟需要4个晶体管和2个负载元件的SRAM单元等相比，占有面积较小。因此，能够以小的占有面积实现大存储容量的存储器，DRAM被作为大存储容量存储器而广泛使用。
但是，DRAM中，由于电容中数据以电荷的形态存放，若电荷向衬底区域或层间绝缘膜泄漏，蓄积的电荷就会流失，存储数据就随之消除。因此，DRAM中，定期地进行存储数据的再写入，即进行刷新。作为进行这种刷新操作方式，有在数据存取的期间按照来自外部的刷新指示进行的自动刷新方式，以及长期不进行数据存取地数据保持方式时在内部生成刷新定时与刷新地址来进行刷新的自刷新方式。
自刷新方式时，由内部设置的刷新定时器进行计时动作，以预定的时间间隔发送刷新请求。按照该刷新请求，选择来自刷新地址计数器的刷新地址指定的刷新行，进行数据的再写入。刷新地址计数器的计数值在进行刷新时被更新。
自刷新方式时，只进行数据的保持。因此，希望在这种数据保持方式时尽量减少耗电。特别在以电池作为电源的便携设备用途时，最好能降低耗电以延长电池的使用寿命。
数据保持方式时的耗电，来自刷新动作。因此，刷新次数越少越可以降低耗电。对一个存储单元进行刷新的间隔称为刷新周期，例如设定为64msec(毫秒)。由于同一芯片上制造时的工艺变动、图案偏差与蚀刻残留物等的异物等原因，存储单元电容的电荷保持特性会存在差异。
刷新周期是设想最差情况的电荷保持特性而设定的。因此，对于含有电荷保持特性优良的电容的存储单元，在电荷充分蓄积的状态下被进行刷新。一般，电荷保持特性差的存储单元的数量远少于电荷保持特性优良的存储单元的数量。因此，如果能够以对应于存储单元的电荷保持特性(间歇刷新(pause refresh)特性)的刷新周期进行刷新，就能通过延长电荷保持特性优良的存储单元的刷新周期来减少单位时间的刷新次数。这里，间歇刷新特性表示备用状态中的电荷的保持特性。
以下的先有技术文献1～10中公开了这样的结构，在该结构中将这种电荷保持特性差的存储单元的刷新周期设定得比电荷保持特性良好的存储单元短。
在特开2002-133862号公报所公开的结构中，将存储器阵列分割为多个单元阵列，自刷新方式时，只将数据保持特性优良的单元阵列作为数据保持区域利用。这时，改变单元阵列的地址和刷新地址之间的对应关系。依据该专利文献1的结构，不进行数据保持特性差的存储单元的刷新，因此能够延长刷新周期。但是，例如在利用图像数据等大量数据的场合，必须利用整个单元阵列。这时，就得设想最差情况来设定刷新周期，而不能按照各存储单元的数据保持特性设定刷新特性。
在特开2001-250378号公报所公开的结构中，将不良地址编程到超高速缓冲存储器中，数据保持方式时，将该DRAM的不良地址区域的数据转移到SRAM超高速缓冲存储器中，正常操作方式时，从SRAM超高速缓冲存储器转移到DRAM阵列。DRAM中的刷新以数据保持特性优良的存储单元的刷新周期进行，从而减少刷新次数。但是，将该数据保持特性差的不良地址区域的数据转移到超高速缓冲存储器区域，并且，在转到正常操作方式时将转移到SRAM超高速缓冲存储器的数据装入DRAM的对应区域，为此要进行烦杂的控制。特别是，向SRAM超高速缓冲存储器转移不良地址区域的数据，在进入和退出该数据保持方式时必须进行超高速缓冲存储器数据的改写，数据保持方式结束时不能高速地转移到正常的数据存取方式。
在特开平11-39861号公报所公开的结构中，将特定的数据保持特性差的不良行的不良地址与刷新地址进行比较，当除了预定数量的上位比特以外的地址比特相一致时，将该不良行与正常行同时刷新。该先有技术的结构中，刷新特性差的不良行的刷新次数多于正常行的刷新次数，结果可将刷新周期延长。但是，在该先有技术的结构中，要求同时选择不同的存储块的不良行与正常行，在同一存储块内，不能同时刷新不良行与正常行，这限制了同时选择的不良行与正常行的关系。并且，该不良行刷新时，当正常行与不良行二者均被刷新时，与正常行的读出时不同，刷新行的数量增大，刷新电流(平均电流)也相应增大。
在特开平8-45271号公报所公开的结构中，在数据保持特性差的不良行的地址的预定比特与刷新地址相一致时，使正常行刷新等待来执行该不良行的刷新。由于在所有的存储单元被刷新的期间不良行被多次刷新，整体上刷新周期缩短。但是，在存在多个数据保持特性差的不良行时，正常行的刷新周期相应地变长，于是就会有不能保证正常行的数据保持特性的可能性。
在特开平6-44773号公报所公开的结构中，与特开平8-45271号公报相同，存储数据保持特性差的不良行的地址，在刷新动作时插入不良行的刷新。因此，正常行的刷新周期延长。即使在这种场合，只有一个不良行时，刷新周期也不产生实效的增加，能够正确地进行正常行的存储数据的刷新。但是，存在多个这种不良行时，正常行的刷新周期相应地延长，存在不能保证正常行的数据保持特性的可能性。
在特开平5-101651号公报所公开的结构中，到达了不良行的刷新周期时，中断正常行的刷新，进行不良行的刷新。因此，例如以存储块为单位变更刷新周期时，插入一个不良数据保持特性的存储块的刷新，正常存储块的刷新周期变长，因此产生不能保证数据保持特性的问题。
在特开平3-283180号公报所公开的结构中，各刷新动作期间，将不良行在正常行的刷新后刷新。因此，实际进行刷新的期间变长，因此产生了从自刷新方式转移到正常操作方式移行需要时间、不能高速解除数据保持方式的问题。
在特开昭62-223893号公报所公开的结构中，指定对应于数据保持特性差的不良行的地址时，在不同的存储块中同时进行正常行与不良行的刷新。因此，不良行的刷新周期同等地短于正常行的刷新周期。但是，这种场合在不良行刷新时和正常行的刷新时被同时驱动到选择状态的字线的数量不同，因此平均耗电增加。
在特开2001-184860号公报所公开的结构中，可对确定自刷新时的刷新周期的振荡电路的振荡周期进行编程。专利文献9所公开的结构中，对因工艺参数的波动等引起振荡电路的振荡周期的变动造成的刷新周期的变动加以抑制，实现刷新周期的最优化；但是，这时对全部存储单元设置共同的刷新周期，没有考虑对数据保持特性优良的存储单元和数据保持特性差的存储单元进行刷新周期的变更。
在国际公开WO96-28825号单行本所公开的结构中，每个存储块设定刷新周期。该专利文献10公开的结构中，设置给每个存储块发送刷新请求的刷新时钟发生电路，利用振荡器由刷新地址发生电路生成指定对应的存储块的块地址和块内地址。因此，在一个块进行刷新时，不能对另一块进行刷新。该专利文献10没有对存储块之间刷新请求发送出现冲突时如何加以处理作任何说明。
【发明内容】
所以，本发明的目的在于：提供能够正确地以基于存储单元的数据保持特性的刷新周期进行刷新的半导体存储装置。
本发明的另一目的在于：提供在存储块单位中也能按照数据保持特性正确地进行刷新的半导体存储装置。
本发明的半导体存储装置中包含：行列状排列、各自存储信息的多个存储单元；激活时在第一周期发送第一刷新请求的第一刷新定时器；按照第一刷新请求，生成并输出第一刷新地址的第一刷新地址发生电路；激活时在短于第一周期的周期发送第二刷新请求的第二刷新定时器；独立于第一刷新地址生成第二刷新地址的第二刷新地址发生电路；对应于各存储单元行配置的、各自在激活时按照被供给的地址信号驱动对应的行到选择状态的多个行选择电路。
各行选择电路按照第一刷新地址和第二刷新地址中的一方，将地址指定的行驱动到选择状态。各行选择电路被择一地设定为响应第一与第二刷新地址中的一方。
通过采用第一与第二刷新地址发生电路，能够基于数据保持特性有选择地产生刷新地址。并且，该行选择电路中，通过按照刷新请求选择对应的刷新地址，能够不中断刷新地按照对应于各个刷新周期产生的刷新地址进行刷新。特别是，通过将行选择电路响应的刷新地址择一地设定为第一与第二刷新地址中的一方，能够以基于数据保持特性的刷新周期正确地刷新存储单元行。
最好这样：通过利用刷新仲裁电路，即使以存储块为单位设定刷新周期时，也能防止刷新的冲突，以最佳的刷新周期正确地进行刷新。
对于本发明的上述的与其他的目的、特征、形态及优点，可从以下借助于附图对本发明所作的详细说明得到清晰了解。
【附图说明】
图1是概略表示本发明的半导体存储装置的整体结构的示图。
图2是概略表示图1所示的刷新控制电路的结构的示图
图3是表示图2所示的刷新电路的动作的信号波形图。
图4是表示一例图2所示的时钟发生电路的结构的示图。
图5是表示图2所示的时钟发生电路的动作的定时图。
图6是概略表示图2所示的可编程刷新定时器的结构的示图。
图7是表示一例计数控制电路的结构的示图。
图8是表示图7所示的计数控制电路的动作的定时图。
图9是表示图6所示的刷新编程电路的结构的示图。
图10是表示图6所示的刷新编程电路的结构示图。
图11是表示图9与图10所示的刷新编程电路的程序状态的一览表。
图12是概略表示图6所示的计数电路的结构的示图。
图13是表示一例图12所示的1比特计数器的结构的示图。
图14是表示图13所示的1比特计数器的动作的定时图。
图15是表示图12所示的上位1比特计数器的结构的示图。
图16是表示图15所示的1比特计数器的动作的定时图。
图17是表示图15所示的1比特计数器的动作的定时图。
图18是表示图13与图15所示的1比特计数器的计数电路的动作的定时图。
图19]是表示图13与图15所示的1比特计数器的计数电路的动作的定时图。
图20是表示一例图2所示的刷新激活电路的结构的示图。
图21是表示图20所示的刷新激活电路的动作的信号波形图。
图22是概略表示图1所示的行控制电路的一部分结构的示图。
图23是概略表示图2所示的刷新地址发生电路的结构的示图。
图24是表示一例图23所示的地址更新控制电路的结构的示图。
图25是表示图24所示的地址更新控制电路的动作的信号波形图。
图26是概略表示图23所示的地址计数器的结构的示图。
图27是表示一例图26所示的1比特计数器的结构示图。
图28是表示图27所示的1比特计数器的动作的信号波形图。
图29是表示图26所示的地址计数器的动作的信号波形图。
图30是表示一例图1所示的地址选择电路的结构的示图。
图31是表示图30所示的地址选择电路的动作的信号波形图。
图32是概略表示图1所示的第一行选择电路的结构的示图。
图33是表示一例图32所示的熔丝编程电路的结构的示图。
图34是概略表示图1所示的第二行选择电路的结构的示图。
图35是表示一例图34所示的熔丝编程电路的结构示图。
图36是概略表示图1所示的行驱动电路的结构的示图。
图37是概略表示图1所示的存储单元阵列的结构的示图。
图38是概略表示图37所示的子字驱动器带的结构的示图。
图39是表示一例图37所示的子解码器的结构的示图。
图40是概略表示图1所示的行控制电路的结构的示图。
图41是表示图40所示的行控制电路的动作的信号波形图。
图42是表示图2所示的刷新定时器的变更例的示图。
图43是表示图42所示的刷新定时器的动作的信号波形图。
图44是表示使用图42所示的刷新定时器时的刷新动作的信号波形图。
图45是概略表示图1所示的行控制电路的读出放大器控制部的结构的示图。
图46是表示图45所示的读出放大器控制部的动作的信号波形图。
【具体实施方式】
[实施例1]
图1是概略表示本发明实施例1的半导体存储装置的整体结构的示图。如图1所示，半导体存储装置中包括：设有行列状排列的多个存储单元MC的存储单元阵列1；按照供给的行地址信号生成选择存储单元阵列1的行的行选择信号的第一行选择电路2；与第一行选择电路2并列设置的、按照供给的地址信号将存储单元阵列1的地址指定的行驱动到选择状态的第二行选择电路4；以及按照第一与第二行选择电路2与4的输出行选择信号将存储单元阵列1的选择行驱动到选择状态的行驱动电路6。
存储单元阵列1中，字线WL对应于存储单元行配置，位线对BLP对应于存储单元MC的各列配置。
第一与第二行选择电路2与4各自响应行地址信号而编程。通过并列配置第一与第二行选择电路2与4，按照间歇刷新特性(数据保持特性)以最佳的周期进行字线刷新。也就是，自刷新方式时，在不同的周期生成刷新地址QAD1与QAD2，通过第一与第二行选择电路2与4分别固定地设置对应的刷新地址，能够设定第一与第二行选择电路2与4的刷新动作周期。
该半导体存储装置中还设有：对来自外部的指令CMD进行解码并生成内部动作指示信号的指令解码电路8；按照来自指令解码电路8的自刷新方式指示信号SELF与自刷新结束指示信号，生成自刷新方式设定信号SLREF与刷新地址选择信号QSEL并以预定的间隔生成刷新地址QAD1与QAD2的刷新控制电路10；按照来自指令解码电路8的行激活指示信号RACT和来自刷新控制电路10的刷新激活信号REF1与REF2，控制与存储单元阵列1的行选择相关联的动作的行控制电路12；接受来自外部的地址信号EXAD的地址输入电路14；按照来自刷新控制电路10的刷新地址选择信号QSEL选择来自地址输入电路14的地址信号和刷新地址QAD1与QAD2，生成内部行地址信号RAD，并供给第一与第二行选择电路2与4的地址选择电路(MUX)16。
指令解码电路8与例如时钟信号同步，对来自外部的指令CMD进行解码，并以单一脉冲信号形式产生指示该指令CMD指定的操作方式的操作方式指示信号。
刷新控制电路10含有其刷新地址的发生周期互不相同的第一刷新地址发生电路20a和第二刷新地址发生电路20b。第一刷新地址发生电路20a以长周期(period)产生刷新地址信号QAD1；第二刷新地址发生电路20b以短周期产生刷新地址信号QAD2。第一与第二刷新地址发生电路20a与20b的地址发生周期均可编程。
因此，通过在该刷新控制电路10内部设置刷新地址的发生周期互不相同的刷新地址发生电路20a与20b，能够按照存储单元阵列1的各行的间歇刷新特性(数据保持特性)生成刷新地址进行刷新。
行选择电路2与4中，通过对每行编程确定按照刷新地址QAD1与QAD2中的哪一方选择对应的行(字线)，能够按照各行的间歇刷新特性(数据保持特性)设定刷新周期。特别是，由于间歇刷新特性不良的行数量少，通过延长剩余间歇刷新特性良好的存储单元行的刷新周期，能够减少自刷新方式时的刷新次数，降低耗电。
图2是概略表示图1所示的刷新控制电路10的结构的示图。如图2所示，刷新控制电路10中包含：按照来自图1所示的指令解码电路8的自刷新方式指示信号SELF和自刷新结束指示信号RFEND，生成自刷新方式设定信号SLREF的自刷新方式设定电路22；响应自刷新方式设定信号SLREF的激活进行振荡动作，生成二相的时钟信号CKL与CKT的时钟发生电路24；对时钟信号CKT与CKL计数，每次该计数值达到预定值时发送刷新请求PHYS1的第一可编程刷新定时器26a；响应刷新请求PHYS1的激活将刷新激活信号REF1在预定期间激活的第一刷新激活电路28a；按照该激活信号REF1更新刷新地址QAD1，并生成刷新地址选择信号QADSEL1的第一刷新地址发生电路20a。
自刷新方式设定电路22例如由置位复位触发器构成，它响应自刷新方式指示信号SELF的激活，将自刷新方式设定信号SLREF设定于H电平的激活状态，并按照自刷新结束指示信号RFEND的激活，将自刷新方式设定信号SLREF复位到去激活状态。
在激活时，时钟发生电路24以预定的周期生成二相的时钟信号CKT与CKL。第一可编程刷新定时器26a的计数值可编程，每当计数值到达程序值时发送刷新请求PHYS1。该刷新请求PHYS1用来刷新间歇刷新特性良好的存储单元，将第一可编程刷新定时器26a的计数值设定在对应于该良好间歇刷新特性的最佳的刷新周期。因此，通过延长良好间歇刷新特性的存储单元的刷新周期，减少自刷新方式时的刷新次数，降低平均电流消耗。
刷新请求PHYS1发送时，第一刷新激活电路28a在预定期间激活刷新激活信号REF1，并激活对间歇刷新特性优良的存储单元的刷新动作。
第一刷新地址发生电路20a中，刷新地址QAD1在每次刷新动作时被更新，因此，对应于间歇刷新特性优良的存储单元的地址以刷新请求PHYS1的发送周期更新。
刷新控制电路10中还设有：对来自时钟发生电路24的时钟信号CKT与CKL进行计数，以预定的周期(period)发送刷新请求PHYS2的第二可编程刷新定时器26b；响应刷新请求PHYS2的发送，在预定期间激活刷新激活信号REF2的第二刷新激活电路28b；以及按照来自第二刷新激活电路28b的刷新激活信号REF2更新刷新地址QAD2，并生成刷新地址选择信号QADSEL2的第二刷新地址发生电路20b。
该第二可编程刷新定时器26b也能对刷新请求PHYS2的发送周期编程。因此，对在进行板级测试时被检测出间歇刷新特性不良的存储单元，以最佳的刷新周期(period)发送刷新请求PHYS2。
第二刷新激活电路28b与第二刷新地址发生电路20b的动作，和第一刷新激活电路28a与第一刷新地址发生电路20a相同。因此，发送了刷新请求PHYS2时，刷新激活信号REF2被激活，进行对间歇刷新特性不良的存储单元的刷新。通过将刷新请求PHYS2的发送周期缩短得小于刷新请求PHYS1的发送周期，能够缩短特性不良的存储单元的刷新周期，能够可靠地保持数据。间歇刷新特性不良的存储单元的数量远比间歇刷新特性良好的存储单元的数量少。传统技术中，按照该间歇刷新不良的存储单元来设定刷新周期。因此，即使缩短间歇刷新特性不良的存储单元的刷新周期，也能够整体上抑制刷新次数的增加，降低平均耗电。
图3是表示图2所示的刷新控制电路10的动作的定时图。以下，参照图3就图2所示的刷新控制电路10的动作进行简单说明。
自刷新指示信号SELF被激活时，图2所示的自刷新方式设定电路22将自刷新方式设定信号SLREF设定于H电平的激活状态。作为响应，时钟发生电路24被激活，生成二相的时钟信号CKL与CKT。按照时钟信号CKL与CKT，刷新请求PHYS1与PHYS2以预定的间隔被分别发送。
对间歇刷新特性良好的存储单元以刷新周期tREFG发送刷新请求PHYS1，对间歇刷新特性不良的存储单元以刷新周期tREFP发送刷新请求PHYS2。刷新周期tREFG比刷新周期tREFP长。
即使在间歇刷新特性不良的存储单元即间歇刷新不良行的数量比良好间歇刷新特性的字线的数量足够少的场合，第二刷新地址发生电路20b也能够以对应于不良特性的短周期更新地址计数值，能够用比良好间歇刷新行短的周期刷新不良间歇刷新行，能够可靠地补救不良间歇刷新存储单元。
图4是表示一例图2所示的时钟发生电路24的结构的示图。如图4所示，时钟发生电路24中包含：响应自刷新方式设定信号SLREF的激活，以预定的周期进行振荡并生成刷新时钟信号PHY0的振荡电路30；接受刷新时钟信号PHY0的倒相器31；接受倒相器31的输出信号的延迟电路32；接受延迟电路32的输出信号的倒相器33；接受倒相器33的输出信号和刷新时钟信号PHY0的NAND电路34；将NAND电路34的输出信号反相并生成时钟信号CKT的倒相器35；接受倒相器33的输出信号和刷新时钟信号PHY0的NOR电路36；接受NOR电路36的输出信号的倒相器37；以及将倒相器37的输出信号反相并生成时钟信号CKL的倒相器38。
延迟电路32由偶数级的级联倒相器构成，将供给的信号延迟预定时间。这里，倒相器31与33的延迟时间与延迟电路32的延迟时间比较可忽略不计。
倒相器31与33、延迟电路32、NAND电路34与倒相器35构成上升延迟电路，而倒相器31与33、延迟电路32、NOR电路36、与倒相器37构成下降延迟电路，该下降延迟信号的极性经倒相器38反相。
图5是表示图4所示的时钟发生电路24的动作的定时图。以下，参照图5就图4所示的时钟发生电路24的动作进行说明。
自刷新方式设定信号SLREF为L电平时，振荡电路30为去激活状态，刷新时钟信号PHY0为L电平。因此，该状态时，时钟信号CKT为L电平、时钟信号CKL为H电平。
自刷新方式设定信号SLREF上升到H电平时，振荡电路30被激活，以预定的周期生成刷新时钟信号PHY0，刷新时钟信号PHY0上升到H电平后，经过延迟电路32的延迟时间，NAND电路34的两个输入同时成为H电平，时钟信号CKT上升到H电平。刷新时钟信号PHYS0下降时，NAND电路34的输出信号上升到H电平，时钟信号CKT下降到L电平。
并且，响应刷新时钟信号PHYS0的上升，NOR电路36的输出信号下降到L电平，相应地时钟信号CKL下降到L电平。刷新时钟信号PHY0下降时，经过延迟电路32的延迟时间后，NOR电路36的输出信号成为H电平，相应地时钟信号CKL上升到H电平。
因此，通过延迟刷新时钟信号PHY0的上升与下降并生成时钟信号CKT与CKL，能够从刷新时钟信号PHY0生成互不重叠的二相时钟信号，从而能够在刷新定时器26a与26b(参照图2)中正确进行计数动作，以预定的编程的周期发送刷新请求。
图6是概略表示图2所示的可编程刷新定时器26a与26b的结构的示图。这两个可编程刷新定时器26a与26b具有相同结构，因此，图6中只示出一个可编程刷新定时器26的结构。
图6中，可编程刷新定时器26中包含：对刷新请求发送周期编程的刷新周期编程电路40；对时钟信号CKT计数，在该刷新周期编程电路40的程序值MUL和计数值成为一致时，将该多比特输出计数值CY的比特全部设于H电平的计数电路41；在自刷新方式设定信号SLREF激活时被激活、按照计数电路41的计数值CY和时钟信号CKL发送刷新请求PHYS的计数控制电路42。
在多比特计数值CY的全部比特成为H电平时，计数控制电路42将计数值预置信号PRESET设定于H电平。计数电路41随着该预置信号PRESET的激活，预置经刷新周期编程电路40编程的刷新周期。该计数电路41是非同步计数电路，用最下位比特计数器对时钟信号CKT计数，其计数值依次移位到上位比特。程序值MUL与计数值CY均为多比特信号，其比特数按照可利用的刷新周期加以设定。
刷新周期编程电路40中，通过对适当的刷新周期编程，能够以所想要的周期发送刷新请求PHYS1与PHYS2。
图7是表示一例图6所示的计数控制电路42的结构的示图。图7中，计数控制电路42中包含：接受计数电路41的计数比特CY<0>与CY<4>的NAND门50；接受计数比特CY<1>-CY<3>的NAND门51；接受NAND门50与51的输出信号的NOR门52；接受时钟信号CKL和自刷新方式设定信号SLREF的NAND门53；接受NAND门53的输出信号的倒相器54；接受倒相器54的输出信号、NOR门52的输出信号和接地电压的复合门55；响应复合门55的输出信号而置位，且响应倒相器54的输出信号而复位的NAND型触发器56；对NAND型触发器56的输出信号加以缓冲处理并生成刷新请求PHYS的缓冲电路57；接受置位/复位触发器56中一方的输出和自刷新方式设定信号SLREF的NAND门58；以及对NAND门58的输出信号加以缓冲处理并生成预置信号PRESET的缓冲电路59。
复合门55等效地包括：接受NOR门52的输出信号和接地电压的OR门、接受OR门的输出信号和倒相器54的输出信号的NAND门。 计数比特CY<4:0>在计数电路41的计数值与刷新周期编程电路40设定的程序值MUL达到一致时全部成为H电平。如图6所示，计数电路41对时钟信号CKT进行计数，因此，计数比特CY<4:0>随着时钟信号CKT变化。
图8是表示图7所示的计数控制电路42的动作的定时图。以下，参照图8就图7所示的计数控制电路42的动作进行说明。
自刷新方式设定信号SLREF为L电平时，NAND门58的输出信号为H电平，预置信号PRESET为H电平。另一方面，NAND门53的输出信号成为H电平，倒相器54的输出信号为L电平，复合门55的输出信号为H电平，触发器56处于复位状态。因此，刷新请求PHYS被固定于L电平。
自刷新方式时，自刷新方式设定信号SLREF上升到H电平，NAND门53与58共同作为倒相器动作。由于触发器56处于复位状态，NAND门58的输出信号成为L电平，预置信号PRESET被设于H电平。
计数电路41对时钟信号CKT计数，其计数值与程序值MUL一致时，计数比特CY<4:0>全部成为H电平，NAND门50与51的输出信号成为H电平。因此，NOR门52的输出信号成为H电平。时钟信号CKL上升到H电平；NAND门53的输出信号成为L电平，倒相器54的输出信号相应地成为H电平。复合门55的输出信号成为L电平，触发器56被置位，刷新请求PHYS成为H电平。
此时，由于NAND门58被供给来自触发器56的L电平的信号，预置信号PRESET也成为H电平。按照该预置信号PRESET，进行图6所示的计数电路41的计数值的复位，门52的输出信号再次成为L电平。刷新请求PHYS与预置信号PRESET的H电平期间由时钟信号CKL确定。
计数控制电路42判定计数电路41的计数值是否计数到程序值MUL，并基于其判定结果发送刷新请求PHYS，并且将计数电路41的计数值初始化。刷新请求PHYS按照时钟信号CKL发送，图6所示的计数电路41按照时钟信号CKT进行计数动作，能够在刷新请求PHYS发送后正确地进行计数电路41的计数值的初始化，开始计数动作。
图9是表示图6所示的刷新周期编程电路40的上位比特k的熔丝编程电路结构的示图。图9中，程序计数值MUL是5比特，图中还示出了上位3比特MUL<4:2>的编程电路的结构。
如图9所示，刷新周期编程电路40的熔丝编程电路中包含：与电源节点连接的熔丝元件60；接受熔丝元件60的另一端的信号FL<k>的倒相器61；接受倒相器61的输出信号的倒相器62；将倒相器62的输出信号反相并生成计数程序比特MUL<k>的倒相器63；在倒相器61的输入端和接地节点之间连接的、其栅极接受倒相器61的输出信号的N沟道MOS晶体管(绝缘栅型场效应晶体管)65；倒相器61的输入和接地节点之间连接的、其栅极接受偏置电压Vbi的N沟道MOS晶体管64。
偏置电压Vbi为足够低的电压，MOS晶体管64的电流驱动力足够小，用作下拉电阻。
该图9所示的熔丝编程电路的结构中，熔丝元件60为非熔断状态时，熔丝编程信号FL<k>为H电平，倒相器61的输出信号成为L电平。因此，计数程序比特MUL<k>成为L电平。另一方面，熔丝元件60熔断了时，熔丝编程信号FL<k>成为L电平，倒相器61的输出信号成为H电平。熔丝编程信号FL<k>通过倒相器61与MOS晶体管65固定于接地电压电平，相应地计数程序比特MUL<k>被设定于H电平。
图10是表示对应于图6所示的刷新周期编程电路40的下位比特j＝MUL<1:0>的熔丝编程电路的部分结构的示图。与图9所示的熔丝编程电路相同，图10中下位熔丝编程电路也设有：与电源节点连接的熔丝元件66；将熔丝元件66的熔丝编程信号FL<j>反相的倒相器67；将倒相器67的输出信号反相并生成计数程序比特MUL<j>的倒相器68；接受倒相器68的输出信号的倒相器69；在倒相器67的输出信号为H电平时，将熔丝编程信号FL<j>固定于接地电压电平的N沟道MOS晶体管71；以及按照偏置电压Vbi将倒相器67的输入下拉到接地电压电平的N沟道MOS晶体管70。
在图10所示的熔丝编程电路的结构中，不利用倒相器69的输出而利用前级的倒相器68的输出信号。
图10所示的熔丝编程电路的结构中，熔丝元件66为非熔断状态时，熔丝编程信号FL<j>为H电平，倒相器67的输出信号成为L电平，相应地计数程序比特MUL<j>成为H电平。熔丝元件66熔断时，熔丝编程信号FL<j>成为L电平，倒相器67的输出信号成为H电平。因此，该状态中，计数程序比特MUL<j>成为L电平。
熔丝程序的下位程序计数比特MUL<1:0>和上位程序比特MUL<4:2>之间的熔丝元件的熔断/非熔断的逻辑关系被反相。这种反相关系被用来设定刷新周期的最小值，并且采用同一电路结构，对于各计数程序比特MUL<4:0>重复同一电路图案，以使电路布局容易。
图11是表示该计数程序比特和熔丝元件的熔断/非熔断之间的刷新周期关系的示图。图11中，○表示熔丝元件的非熔断状态，×表示熔丝元件的熔断状态。熔丝元件全部为非熔断状态时，程序比特MUL<4:0>成为(LLLHH)，表示计数值4。对应于计数比特MUL<2>的熔丝元件熔断时，计数程序比特MUL<4:0>成为(LLHHH)，表示计数值8。对应于计数比特MUL<2>-MUL<4>的熔丝元件全部熔断时，计数程序比特MUL<4:0>成为(HHHHH)，表示计数值32。
确定刷新周期的计数电路的时钟信号计数值，由程序计数比特MUL<4:0>设定。因此，随着熔丝元件的熔断数增多，刷新请求的发送周期变长。因此，通过对计数电路41的计数值进行编程，能够按照间歇刷新特性设定刷新请求的发送周期。
再有，图9与10中，程序计数比特为5比特，该比特数按照计数电路41的比特数加以设定。
图12是概略表示图6所示的计数电路41的结构的示图。图12中，计数电路41包含级联的5级1比特计数器72-76。这些1比特计数器72-76被共同地供给预置信号PRESET；最下位比特的1比特计数器72被供给时钟信号CKT。这些1比特计数器72-76被分别供给计数程序比特MUL<0>-MUL<4>，这些1比特计数器72-76根据预置信号PRESET被预置。
1比特计数器72-76分别输出计数比特CY<0>-CY<4>。1比特计数器72响应时钟信号CKT的激活(上升)变更其计数比特CY<0>的逻辑电平。剩余的上位的1比特计数器73-76，响应从下位比特的H电平到L电平的变化，使其输出比特的逻辑电平变化。这些1比特计数器72-76以计数程序比特MUL<0>-MUL<4>作为初始计数值，进行递减计数动作，其计数值与计数程序值MUL一致时，计数比特CY<0>-CH<4>全部设定于H电平。
图13是表示一例图12所示的1比特计数器72的结构的示图。图13中，1比特计数器72经倒相器72k将时钟信号CKT反相而生成互补的时钟信号ZCKT，按照互补时钟信号CKT与ZCKT进行计数动作。
如图13所示，1比特计数器72中包含：接受计数程序比特MUL<0>的倒相器72a；接受预置信号PRESET的倒相器72b；按照预置信号PRESET和倒相器72b的输出信号导通，导通时将倒相器72a的输出信号传送到节点ND1的CMOS选通门72c；接受节点ND1的输出信号的倒相器72d；时钟信号CKT为L电平时被激活、将倒相器72d的输出信号传送到节点ND1的三态倒相器72k；将倒相器72d的输出信号反相的倒相器72e；以及将倒相器72e的输出信号反相而生成计数比特CY<0>的倒相器72f。
CMOS选通门72c在预置信号PRESET为H电平时导通，将来自倒相器72a的计数程序比特MUL<0>的反相值传送到节点ND1。
1比特计数器72还设有：时钟信号CKT为L电平时导通而传送倒相器72e的输出信号的CMOS选通门72g；接受通过CMOS选通门72g的信号的倒相器72h；时钟信号CKT为H电平时被激活而将倒相器72h的输出信号传送给倒相器72h的输入端的三态倒相器72i；以及时钟信号CKT为H电平时导通，导通时将倒相器72h的输出信号传送到节点ND1的CMOS选通门72j。
因此，1比特计数器72按照时钟信号CKT依次将其计数比特反相并在内部传送，将计数比特CY<0>的比特值更新。
图14是表示图13所示的1比特计数器的动作的定时图。以下参照图14，就图13所示的1比特计数器72的动作进行说明。 计数程序比特MUL<0>为H电平。预置信号PRESET成为H电平时，CMOS选通门72c导通，节点ND1被预置于L电平。
倒相器72d与三态倒相器72k在时钟信号CKT为L电平时构成锁存电路，倒相器72h与三态倒相器72i在时钟信号CKT为H电平时构成锁存电路。CMOS选通门72g在时钟信号CKT为L电平时导通，CMOS选通门72j在时钟信号CKT为H电平时导通。
因此，倒相器72e的输出信号在时钟信号CKT经过1个时钟周期后传送到节点ND1。也就是，节点ND1的信号电位在时钟信号CKT每次上升时改变其逻辑电平，相应地计数比特CY<0>也响应时钟信号CKT的上升而改变其逻辑电平。计数比特CY<0>的比特值能够按照时钟信号CKT的数量加以设定。
图15是表示图12所示的1比特计数器73-76的结构的示图。1比特计数器73-76全部具有相同的结构，因此在图15中以1比特计数器CNTR为代表加以表示。
图15中，1比特计数器CNTR中包含：接受计数程序比特MUL<m+1>的倒相器80；接受预置信号PRESET和计数比特CY<m>的NAND门81；接受NAND门81的输出信号的倒相器82；根据NAND门81的输出信号和倒相器82的输出信号有选择地导通，导通时向节点ND2传送计数程序比特MUL<m+1>的CMOS选通门83；接受预置信号PRESET和互补的计数比特ZCY<m>的NAND门84；接受NAND门84的输出信号的倒相器85；以及根据NAND门84的输出信号和倒相器85的输出信号有选择地导通，导通时向节点ND3传送倒相器80的输出信号的CMOS选通门86。互补的计数比特ZCY<m>用倒相器从计数比特CY<m>生成。
1比特计数器CNTR中还设有：将节点ND3的信号反相的倒相器87；将计数比特CY<m>在L电平时激活，激活时向节点ND3传送倒相器87的输出信号的三态倒相器88；接受倒相器87的输出信号的倒相器89；将倒相器89的输出信号反相并生成计数比特CY<m+1>的倒相器90；计数比特CY<m>为L电平时导通、导通时向节点ND2传送倒相器89的输出信号的CMOS选通门91；将节点ND2上的信号反相的倒相器92；计数比特CY<m>为H电平时导通，导通时向节点ND3传送倒相器92的输出信号的CMOS三态倒相器94；以及计数比特CY<m>为H电平时被激活，激活时向节点ND2传送倒相器92的输出信号的三态倒相器93。
三态倒相器88与93在激活时分别同倒相器87与92构成锁存电路。CMOS选通门91与94互补地导通。因此，节点ND3的信号被延迟计数比特CY<m>的1周期后传送给节点ND2。在每一次下位计数比特CY<m>上升时，该1比特计数器CNTR使其计数比特CY<m+1>的逻辑电平变化。
图16与图17是表示图15所示的1比特计数器CNTR的动作的定时图。以下，参照图16与图17就图15所示的1比特计数器CNTR的动作进行说明。
首先，参照图16就计数程序比特MUL<m+1>被设定于H电平时的动作进行说明。以下的说明中，考虑下位的1比特计数器预置时计数比特CY<m>被预置于H电平的情况。
现在，考虑节点ND2为L电平的状态。在该状态计数比特CY<m>上升至H电平时，CMOS选通门94导通，节点ND3成为H电平，相应地计数比特CY<m+1>下降至L电平。计数比特CY<m>为H电平，CMOS选通门91为非导通状态。
计数比特CY<m>下降至L电平时，CMOS选通门91导通，节点ND2根据H电平的计数比特CY<m+1>而成为H电平。然后，计数比特CY<m>上升至H电平时，CMOS选通门94导通，节点ND3通过三态倒相器92而成为L电平，相应地计数比特CY<m+1>成为H电平。
该状态下计数比特CY<4:0>全部为H电平时，预置信号PRESET被激活。由于计数比特CY<m>被预置于H电平，NAND门81的输出信号成为L电平，CMOS选通门83导通，节点ND2根据计数程序比特MUL<m+1>而被预置于H电平。此时，由于CMOS选通门94处于导通状态，节点ND3由倒相器92预置于L电平，相应地计数比特CY<m+1>也被预置于H电平。
该状态下，计数比特CY<m>下降至L电平时，CMOS选通门91导通，节点ND2根据节点ND3的L电平而被设于H电平。此时，CMOS选通门94为非导通状态，计数比特CY<m+1>不发生变化。
然后，计数比特CY<m>上升至H电平时，CMOS选通门94导通，节点ND3的电位成为H电平，相应地计数比特CY<m+1>成为L电平。此后，计数比特CY<m>每次上升时，计数比特CY<m+1>的逻辑电平发生变化。
接着，参照图17，就计数程序比特MUL<m+1>设定于L电平时的动作进行说明。预置信号PRESET上升至H电平为止的动作与图16所示的定时图的动作相同。计数比特全部成为H电平、预置信号PRESET上升至H电平时，计数程序比特MUL<m+1>经由CMOS选通门83传送到节点ND2，节点ND2从H电平下降至L电平。此时，CMOS选通门94为导通状态，相应地节点ND3成为H电平，计数比特CY<m+1>被预置于L电平。
计数比特CY<m>F降至L电平时，CMOS选通门91导通，节点ND2成为H电平。响应下一计数比特CY<m>的上升，CMOS选通门94导通，节点ND3的电位成为L电平，计数比特CY<m+1>上升至H电平。此后，计数比特CY<m>每次成为H电平时，计数CY<m+1>的逻辑电平发生变化。
计数比特CY<m>被预置于L电平时，根据预置信号PRESET，CMOS选通门86通过NAND门84而导通，向节点ND3传送计数程序比特MUL<m+1>的反相值。计数比特CY<m>被预置于L电平，并且计数比特CY<m+1>也被预置于L电平时，响应计数比特CY<m>的上升计数比特CY<m+1>上升至H电平。
因此，在程序计数比特MUL<4:0>被设于H电平的1比特计数器的范围内，能够执行计数动作。
图18与图19是具体表示采用图13与图15所示的1比特计数器构成5比特计数器时的计数动作的定时图。图18中，表示计数程序比特MUL<4:0>设定于″LLHHH″时的动作。这时，计数比特CY<2:0>分别被设于H电平，计数比特CY<4:3>被设于L电平。自刷新计数时，自刷新方式设定信号SLREF上升至H电平，预置信号PRESET成为L电平。该预置信号PRESET为H电平时，进行计数电路的各比特的预置。
自刷新方式时，根据刷新时钟信号PHY0生成二相的时钟信号CKT与CKL。计数电路41根据该时钟信号CKT进行计数动作。图12所示的1比特计数器72根据时钟信号CKT更新其计数比特CY<0>的逻辑电平。之后，上位的1比特计数器73与74分别根据下位的1比特计数器72与73的输出计数比特CY<0>与CY<1>更新输出逻辑电平。
因此，对时钟信号CKT进行8次计数时，比特CY<2:0>全部成为H电平。计数比特CY<2>从L电平上升到H电平时，计数比特CY<3>从L电平上升至H电平。根据该计数比特CY<3>的上升，计数比特CY<4>也上升到H电平。因此，计数比特CY<4:0>全部成为H电平，图7所示的计数控制电路42与时钟信号CKL同步地发送刷新请求PHYS，并且预置信号PRESET成为H电平。根据该预置信号PRESET，计数比特CY<4:0>再次被设定于初始状态。
也就是，该计数电路41从初始设定值开始进行递减计数动作，在计数值到达编程的计数值时发送刷新请求PHYSS与预置信号PRESET。
程序计数比特MUL<4:0>中，将设定于L电平的比特以外的区域设为计数范围，能够进行程序计数值的计数。
图19是表示采用图13与图15所示的1比特计数器的5比特计数电路41的另一动作例的定时图。该图19所示的动作序列中，计数程序比特MUL<4:0>被设于″LLLHH″。因此，自刷新方式中，自刷新方式设定信号SLREF上升至H电平、预置信号PRESET成为L电平时，计数范围为2比特计数器区域；对时钟信号CKT进行4次计数时计数比特CY<4:0>全部成为H电平，能够发送刷新请求PHYS与预置信号PRESET。
因此，该计数电路41中，通过利用响应下位比特的上升而更新其上位输出计数比特的逻辑电平的非同步计数电路，能够对所想要的计数值加以编程，能够以所想要的周期发送刷新请求。
图20是表示一例图2所示的刷新激活电路28a与28b的结构的示图。第一与第二刷新激活电路28a与28b具有相同的结构，图2表示刷新激活电路28的结构，以统一表示刷新激活电路28a与28b。
刷新激活电路28中包含：接受刷新请求PHYS的倒相器100；接受响应倒相器100的输出信号而置位的置位/复位触发器101；接受置位/复位触发器101的输出信号的倒相器102；接受倒相器102的输出信号并生成刷新激活信号REF的倒相器103；将倒相器103的输出信号延迟预定时间的延迟电路104；接受延迟电路104的输出信号和刷新激活信号REF的AND电路105；将AND电路105的输出信号延迟预定时间的延迟电路106；接受延迟电路106的输出信号和刷新激活信号REF的AND电路107；将AND电路107的输出信号延迟预定时间的延迟电路108；以及将延迟电路108的输出信号DLY反相并将置位/复位触发器101复位的倒相器108。
该刷新激活电路28中，刷新激活信号REF的激活期间由延迟电路104、106与108的延迟时间确定。
图21是表示图20所示的刷新激活电路28的动作的信号波形图。以下，参照图21就图20所示的刷新激活电路28的动作进行说明。
刷新请求PHYS发送时，倒相器100的输出信号成为L电平，置位/复位触发器101被置位，刷新激活信号REF成为H电平。
根据该刷新互激活信号REF，在后面说明的行控制电路中，将行系电路驱动到激活状态的行地址选通信号RAS被驱动到激活状态。根据该行地址选通信号RAS进行行选择，执行选择存储单元的刷新。刷新激活信号REF被激活后经过预定时间时，延迟电路108的输出信号DLY成为H电平。
另一方面，行地址选通信号RAS被激活后经过预定时间时，读出放大器激活信号ZS0LM被激活以进行读出动作。经过预定时间时，行地址选通信号RAS在自刷新方式时下降至L电平，相应地读出放大器激活信号ZS0LM成为去激活状态的H电平。由于该读出放大器激活信号ZS0LM的去激活，NAND门108的输出信号成为L电平，置位/复位触发器101被复位，刷新激活信号REF被去激活。从刷新激活信号REF的去激活经过预定时间后，延迟电路108的输出信号DLY也成为L电平。
因此，用刷新激活信号REF确保该刷新期间内实际进行存储单元的数据刷新的刷新期间，在该期间内由行地址选通信号RAS执行刷新动作。从而，防止在刷新期间被供给另一指令而驱动到内部动作出错的状态。并且，即使刷新请求PHYS1与PHYS2并行发送，也可防止这些刷新动作被多重地执行。
图22是表示一例图1所示的行控制电路12所包含的发生行地址选通信号RAS的部分的结构示图。如图22所示，行地址选通信号发生部设有：接受刷新激活信号REF1与REF2的OR门110；响应OR门110的输出信号的上升而产生具有预定时间宽度的单次脉冲的单次脉冲发生电路112；响应来自图1所示指令解码电路8的阵列激活指示信号ACT(对应于行激活指示信号RACT)而被置位、且响应预充电动作指示信号PRG而被复位的触发器(FF)114；以及接受单次脉冲发生电路112的输出信号和触发器114的输出信号、生成行地址选通信号RAS的OR电路116。
在施加了阵列激活指令并指示了行选择时，阵列激活指示信号ACT被激活。该阵列激活指示信号ACT对应于图1所示的行激活指示信号RACT。这里，为了表示与预充电指令PRG为一组，一般使用激活指令所用的符号ACT。
如图22所示，行地址选通信号RAS的激活期间，在自刷新方式时由单次脉冲发生电路112发生的脉冲确定，而在正常操作方式时由从施加激活指令后到施加预充电指令为止的期间确定。
图23是概略表示图2所示的刷新地址发生电路20a与20b的结构的示图。刷新地址发生电路20a与20b具有相同结构，图23中，以刷新地址发生电路20作为代表加以表示。
如图23所示，刷新地址发生电路20中包含：根据行地址选通信号RAS和刷新激活信号REF(REF1或REF2)和读出放大器激活信号ZS0LM，生成计数更新信号QCU与刷新地址选择信号QADSEL的地址更新控制电路120；以及根据来自地址更新控制电路120的更新指示信号QCU更新计数值，并生成刷新地址QAD(QAD1或QAD2)的地址计数器122。
行地址选通信号RAS与读出放大器激活信号ZS0LM，共同对于刷新激活信号REF1与刷新激活信号REF2而生成。行地址选通信号RAS与读出放大器激活信号ZS0LM根据刷新激活信号REF被有选择地加以修饰，以在进行了刷新的地址发生电路中更新刷新地址。
图24是表示一例图23所示的地址更新控制电路120的结构的示图。如图24所示，地址更新控制电路120中包含：将读出放大器激活信号ZS0LM延迟预定时间的延迟电路120a；接受延迟电路120a的输出信号和刷新激活信号REF(REF1或REF2)的AND门120b；将AND门120b的输出信号延迟的延迟电路120c；以及接受延迟电路120c的输出信号、行地址选通信号RAS和电源电压，生成计数更新信号QCU(QCU1、QCU2)的NAND门120d。从AND门120b生成刷新地址选择信号QADSEL(QADSEL1、QADSEL2)。
图25是表示图24所示的地址更新控制电路120的动作的信号波形图。参照图25就图24所示的地址更新控制电路120的动作进行说明。执行刷新动作时，响应刷新请求，刷新激活信号REF被激活。此时读出放大器激活信号ZS0LM仍为H电平，相应地AND电路120b的输出信号成为H电平，刷新地址选择信号QADSEL成为H电平。根据该刷新地址选择信号QADSEL选择刷新地址。读出放大器激活信号ZS0LM为H电平，并且刷新动作开始时，行地址选通信号RAS成为H电平，因此，来自NAND门120d的地址更新信号QCU在刷新地址选择信号QADSEL激活后，经过延迟电路120c的延迟时间而成为L电平。
行地址选通信号RAS成为H电平后经过了预定期间时，读出放大器激活信号ZS0LM被激活，进行刷新行的存储单元的数据的读出、放大与再写入。响应该读出放大器激活信号ZS0LM的激活，经过延迟电路120a的延迟时间后，来自AND门120b的刷新地址选择信号QADSEL成为L电平。
从该刷新地址选择信号QADSEL的下降经过延迟电路120c的延迟时间后，来自NAND门120d的地址更新信号QCU成为H电平，进行刷新地址的更新。
刷新期间结束时，行地址选通信号RAS成为L电平，接着读出放大器激活信号ZS0LM成为H电平。响应行地址选通信号RAS的下降，来自AND门120d的地址更新信号QCU成为L电平，在图23所示的地址计数器122中，进行刷新地址的更新。
读出放大器激活信号ZS0LM成为H电平时，在刷新激活信号REF为H电平期间，刷新地址选择信号QADSEL成为H电平，选择新更新的刷新地址。此时，行地址选通信号RAS处于去激活状态，在预充电状态时，选择下一刷新地址，以备进入下一刷新周期。
刷新动作前后，通过激活刷新地址选择信号QADSEL，在刷新动作开始时新的刷新地址被供给，能够以更快的定时将刷新地址可靠地驱动到确定状态，将后面说明的块选择信号以更快的定时驱动到确定状态。
图24所示的地址更新控制电路120的结构中，刷新地址选择信号QADSEL在刷新动作前后被激活。该刷新地址选择信号QADSEL的H电平期间，也可以和行地址选通信号RAS的激活期间长度相当。刷新动作时能够可靠地选择刷新地址、选择刷新行。通过适当地设定延迟电路120a的延迟时间，能够将刷新地址选择信号QADSEL的H电平期间设定于适当的期间。
图26是概略表示图23所示的地址计数器122的结构的示图。地址计数器122作为刷新地址QAD生成13比特的刷新地址信号ZQAD<12:0>。如图26所示，地址计数器122包含级联的、使其输出比特的逻辑电平分别对应于下位比特的变化(上升)而变化的1比特计数器QNT0-QNT12。
地址更新信号QCU供给最下位的1比特计数器QNT0。对这些1比特计数器QNT0-QNT12共同地供给电源接入检测信号POR，电源接入时该地址计数器122的计数值被复位到初始值。
图27是表示一例图26所示的1比特计数器QNT0-QNT12的具体的结构的示图。图27表示最下位比特的1比特计数器QNT0的结构。剩余的1比特计数器QNT1-QNT12具有相同的结构，响应下位的地址比特的上升，使其输出比特变化。
如图27所示，1比特计数器QNT0中包含：刷新地址更新信号QCU在L电平时被激活的、将互补的刷新地址比特ZQAD<0>反相的三态倒相器130；第一输入端接受三态倒相器130的输出信号、第二输入接受电源接入检测信号POR的NOR门131；将NOR门131的输出信号反相并传送到NOR门131的第一输入端的倒相器132；刷新地址更新信号QCU为H电平时被激活的、激活时将倒相器132的输出信号反相并传送到节点ND11的三态倒相器133；接受电源接入检测信号POR的倒相器134；接受节点ND1的信号和倒相器134的输出信号、生成互补的地址比特ZQAD<0>的NAND门135；以及将NAND门135的输出信号反相并传送到节点ND11的倒相器136。
地址比特QAD<0>将地址比特ZQAD<0>反相而生成。
图28是表示图27所示的1比特计数器QNT0的动作的定时图。以下，参照图28就图27所示的1比特计数器QNT0的动作进行说明。
电源接入、电源电压稳定时，电源接入检测信号POR以单次脉冲的形式发生。根据该电源接入检测信号POR，NOR门131的输出节点ND10被初始化至L电平，并且NAND门135输出的地址比特ZQAD<0>被初始化至H电平。电源接入检测信号POR下降至L电平时，NOR门131与倒相器132构成锁存电路，节点ND10被维持在L电平上。同样地，NAND门135与倒相器136构成锁存电路，地址比特ZQAD<0>被维持在H电平上。该状态下，地址比特QAD<0>为L电平。因此，刷新地址QAD在初始阶段全部比特为″0″。
刷新动作被执行且刷新地址更新信号QCU下降至L电平时，三态倒相器130被激活，并将H电平的地址比特ZQAD<0>反相后供给NOR门131的第一输入端。相应地，节点ND10成为H电平、倒相器132的输出信号成为L电平。三态倒相器133为输出高阻抗状态，在刷新地址更新信号QCU为H电平的期间，刷新地址比特ZQAD<0>维持初始值。
刷新地址更新信号QCU上升至H电平时，三态倒相器133被激活，将来自倒相器132的H电平的信号反相，节点ND11的电压电平成为L电平，相应地地址比特ZQAD<0>成为L电平。在刷新地址更新信号QCU为H电平的期间，三态倒相器1 30为输出高阻抗状态，节点ND10维持H电平。
此后，每次刷新地址更新信号QCU下降至L电平时，节点ND10的逻辑电平发生变化，响应刷新地址更新信号QCU的上升，节点ND10的电平变化被传送至节点ND1，相应地地址比特ZQAD<0>的逻辑电平发生变化。
因此，每次进行刷新时执行刷新地址的更新。如图25所示，刷新动作结束后刷新地址更新信号QCU从L电平上升至H电平，在该刷新动作后更新刷新地址，以准备下一刷新动作。
图29是表示刷新地址比特ZQAD<k>与ZQAD(k+1>之间的对应关系的示图。在图26所示的1比特计数器QNT1-QNT12中，每次下位地址比特ZQAD<k>上升时，也就是下位的地址比特QAD<k>从H电平下降至L电平而发生进位时，上位的地址比特ZQAD<k+1>的逻辑电平发生变化。因此，通过向最下位比特的1比特计数器QNT0供给刷新地址更新信号QCU，能够在每次刷新动作时更新刷新地址。
通过将图23所示的刷新地址发生电路分别按照刷新周期设置，能够以各刷新周期产生刷新地址，能够对应于以不同的周期发送的刷新请求生成刷新地址。
图30是概略表示图1所示的地址选择电路(MUX)16的结构的示图。如图30所示，地址选择电路16中包含：使来自地址输入电路14的13比特地址信号ADD<12:0>在行地址锁存指示信号RAL为L电平时通过的三态倒相器140；刷新地址选择信号QADSEL1为L电平时被激活的、并将三态倒相器140的输出信号反相而生成内部行地址信号RAD1<12:0>的三态倒相器142；刷新地址选择信号QADSEL1为L电平时激活的、将来自第一刷新地址发生电路20a的刷新地址QAD1(ZQAD1<12:0>)反相后在刷新时生成内部行地址信号RAD1的三态倒相器143；将内部行地址信号RAD1反相后生成互补的内部行地址信号ZRAD1的倒相器144；刷新地址选择信号QADSEL2为H电平时被激活，激活时将来自第二刷新地址发生电路20b的刷新地址信号QAD2(ZQAD2<12:0>)反相，生成内部行地址信号RAD2的三态倒相器145；以及将三态倒相器145输出的内部行地址信号RAD2<12:0>反相，生成互补的内部行地址信号ZRAD2<12:0>的倒相器146。
内部行地址信号RAD1与ZRAD1是互补的13比特的地址信号，供给图1所示的第一行选择电路2；内部行地址信号RAD2与ZRAD2是互补的13比特的地址信号，供给图1所示的第二行选择电路4。这些地址信号RAD1与RAD2包含指定存储块的块地址。
图31是表示图30所示的地址选择电路16的动作的定时图。以下，参照图31就图30所示的地址选择电路16的动作进行简单说明。
在进行数据存取的正常操作方式时，刷新地址选择信号QADSEL1与QADSEL2同为L电平。因此，三态倒相器143与145处于输出高阻抗状态。另一方面，三态倒相器142处于激活状态。从外部供给行存取指示(行激活指令)时，预定期间行地址锁存信号RAL成为L电平，三态倒相器140被激活，来自地址输入电路14的地址信号ADD<12:0>供给三态倒相器142。
行地址锁存信号RAL成为H电平时，三态倒相器140成为输出高阻抗状态；另一方面，三态倒相器141被激活，由三态倒相器141与142构成锁存电路。因此，根据来自外部的地址信号ADD1生成内部行地址信号RAD1并被锁存。图31中，未示出地址的比特，只表示了信号的名称。
自刷新方式时，刷新地址选择信号QADSEL1与QADSEL2以预定期间间隔被激活。行地址锁存信号RAL被维持于H电平。因此，三态倒相器140被维持于输出高阻抗状态，另一方面，三态倒相器141维持激活状态。
刷新地址选择信号QADSEL1成为H电平时，三态倒相器142成为输出高阻抗状态，另一方面，三态倒相器143被激活，来自第一刷新地址发生电路20a的刷新地址信号QAD1(ZQAD1<12:0>由三态倒相器143反相，生成内部行地址信号RAD1。因此，如图31所示，刷新地址选择信号QADSEL1被激活时，根据来自第一刷新地址发生电路20a的刷新地址QAD1生成内部行地址信号RAD1。
刷新地址选择信号QADSEL1成为L电平时，三态倒相器143成为输出高阻抗状态，另一方面，三态倒相器142被激活。因此，该状态中，通过倒相器141与142，选择的刷新地址QA1被保持。
就该刷新地址的更新动作而言，在各刷新动作时、刷新动作结束后，选择经更新的刷新地址。刷新动作结束后，根据刷新激活信号REF的去激活，刷新地址选择电路被去激活，三态倒相器143成为输出高阻抗状态。因此，各刷新动作时，刷新地址选择信号被发送2次，刷新动作结束后进行锁存刷新地址的更新。但是，这里，只是为了说明刷新地址的更新/选择动作，表示了各刷新地址选择信号激活时选择刷新地址的情况。刷新地址QAD2的情况也同样。
另一方面，刷新地址选择信号QADSEL2激活了时，根据来自第二刷新地址发生电路20b的刷新地址信号QAD2(ZQAD2<12:0.>)，三态倒相器145生成内部刷新行地址信号RAD2，通过倒相器146生成互补的内部行地址信号ZRAD。
因此，如图31所示，每次刷新地址选择信号QADSEL2上升至H电平时，根据来自刷新地址发生电路20b的刷新地址QB1与QB2生成内部行地址信号RAD2。
该地址选择电路16中，正常操作方式时，内部行地址信号RAD1根据来自外部的地址信号ADD生成；自刷新方式时，行地址信号RAD1根据来自第一刷新地址发生电路20a的刷新地址信号QAD1生成。自刷新方式时，地址信号RAD2根据来自第二刷新地址发生电路20b的刷新地址信号QAD2生成。
这些刷新地址选择信号QADSEL1与QADSEL2，也作为地址锁存信号加以利用。发送各刷新请求时，通过选择对应的刷新地址，能够正确地选择对应的刷新地址。
图32是概略表示图1所示的第一行选择电路2的结构的示图。图32中，第一行选择电路2中包含：将对应于内部行地址信号RAD1与ZRAD1的块地址的比特解码并生成块选择信号BS1的块解码器150；将内部地址信号RAD1与ZRAD1的剩余地址比特预解码并生成多比特行预解码信号X1的行预解码器152；以各行为单位有选择地传送多比特行预解码信号X1的熔丝编程电路154；以及根据熔丝编程电路154的输出信号和块选择信号BS1生成行解码信号XD1的行解码电路156。
块解码器150与行预解码器152分别由NAND型解码电路构成，基于包含预定的比特的组合生成块选择信号与多比特预解码信号X1。
熔丝编程电路154包含对应于每个行设置的熔丝编程电路，有选择地向对应于各行配置的行解码电路156传送预解码信号。也就是，对应的行(字线)的间歇刷新特性差时，该熔丝编程电路154禁止在自刷新方式时向对应的行解码器传送对应的预解码信号X1的组合。
正常操作方式时，熔丝编程电路154将来自行预解码器152的预解码信号X1传送给行解码器，而不管对应的行(字线)的间歇刷新特性的优劣如何。
该熔丝编程电路154的正常操作方式时和自刷新方式时选择的预解码信号的传送，由自刷新方式设定信号SLREF控制。
图33是表示一例与图32所示的熔丝编程电路154的1行对应的部分的结构示图。如图33所示，熔丝编程电路154中包含：根据复位信号ZRST将节点ND30设定于电源电压电平的P沟道MOS晶体管160；在节点ND30和接地节点之间连接的熔丝元件161；接受自刷新方式设定信号SLREF和节点ND30的信号的NAND电路162；以及接受多比特预解码信号X1的预定组合和NAND电路162的输出信号的AND电路163。
预解码信号X1为多个比特的信号，向各行供给预定组合的预解码信号。复位信号ZRST例如在电源接入时或系统复位时在预定期间被设于L电平。熔丝元件161在对应的行(字线)存在间歇刷新不良时被熔断(blow)。基于在晶片级的数据保持特性的试验结果检测出不良地址，基于该检测结果，晶片工序最后的激光修整工序中进行该熔丝元件161的熔断/非熔断处理。
行解码电路156包含对应于各行设置的行解码器156a。该行解码器156a接受AND电路163的输出信号、块选择信号BS1和字线驱动定时信号RXT，生成1比特的解码信号(行选择信号)XD1a。
正常操作方式时，自刷新方式设定信号SLREF为L电平，NAND电路162的输出信号为H电平。因此，AND电路163根据基于外部地址信号生成的预解码信号X1生成其输出信号。
自刷新方式时，自刷新方式设定信号SLREF为H电平。对应的行(字线WL)间歇刷新不良时，熔丝元件161被熔断，节点ND30被维持于H电平。因此，自刷新方式时，NAND电路162的输出信号成为L电平，AND电路163的输出信号被固定于L电平而与预解码信号X1无关，相应地来自行解码器156a的解码信号XD1a也被固定于L电平。
另一方面，对应的行(字线)的间歇刷新特性良好的场合，熔丝元件161为非熔断状态，节点ND30被固定于L电平。因此，NAND电路162的输出信号被固定于H电平，AND电路163根据预解码信号X1生成输出信号。因此，自刷新方式时，对于间歇刷新特性良好的存储单元行，对应的行根据基于以长周期发生的刷新地址信号QAD1，生成的预解码信号X1，被驱动至选择状态。
图34是概略表示图1所示的第二行选择电路4的结构的示图。如图34所示，第二行选择电路4中包含：自刷新方式设定信号SLREF激活时被激活的、将行地址信号RAD2与ZRAD2的预定的比特(块地址)解码而生成块选择信号BS2的块解码器170；在自刷新方式设定信号SLREF激活时被启动的、将互补地址信号RAD2与ZRAD2的剩余比特预解码的行预解码器172；将来自行预解码器172的预解码信号X2有选择地传送的熔丝编程电路174；以及根据熔丝编程电路174供给的信号、块选择信号BS2和未图示的字线驱动定时信号生成解码信号XD2的行解码电路176。
熔丝编程电路174包含对应于各行设置的编程电路，向对应于间歇刷新特性差的行而设置的行解码器传送对应的预解码信号。
图35是表示一例图34所示的熔丝编程电路174与行解码电路176的结构的示图。如图35所示，熔丝编程电路174中包含：连接在电源节点和节点ND32之间且其栅极接受复位信号ZRST的P沟道MOS晶体管178；连接在节点ND32和接地节点之间的熔丝元件180；接受节点ND32的信号和自刷新方式设定信号SLREF的NAND门182；接受NAND门182的输出信号和预解码信号X2的AND电路184；接受AND电路184的输出信号、块选择信号BS2和字线驱动定时信号RXT而生成解码信号XD2a的行解码器176a。
行解码器176a包含在行解码电路176中，它对应于各行配置，将被传达的预解码信号组解码。
图35所示的熔丝编程电路174中，对应的行(字线WL)的间歇刷新特性优良时，熔丝元件180被熔断。对应的行的间歇刷新不良时，该熔丝元件180维持于非熔断状态。
正常操作方式时，如图34所示，行预解码器172为去激活状态，预解码信号X2为L电平，解码信号(行选择信号)XD2a为非选择状态的L电平。
自刷新方式时，自刷新方式设定信号SLREF被设定于H电平的激活状态。熔丝元件180为熔断状态时，NAND电路182的输出信号成为L电平，不管预解码信号X2如何，AND电路184的输出信号成为L电平，解码信号XD2a维持于电平的非选择状态。因此，对于间歇刷新特性优良的存储单元行，不进行根据预解码信号X2的行选择。
另一方面，熔丝元件180为非熔断状态的场合，节点ND32的电压电平为L电平，NAND电路182的输出信号为H电平。因此，这时，根据预解码信号X2，行解码器176a执行解码动作，生成解码信号XD2a。因此，间歇刷新不良的存储单元行基于在短周期发送的刷新请求加以刷新。即使刷新地址QAD2根据刷新请求PHYS2被生成并供给行选择电路，在该刷新地址QAD2行指定间歇刷新良好的存储单元行时，行选择不被执行。
图36是表示一例图1所示的行驱动电路6的结构的示图。图36中，表示了生成对应于1条主字线MWL的主字线选择信号ZMWL的主字线驱动电路的结构。以该主字线驱动电路为单位执行关于间歇刷新良好/不良的程序。
如图36所示，主字线驱动器中包含：根据解码信号XD1a有选择地将节点ND35驱动至接地电压电平的N沟道MOS晶体管190；根据解码信号XD2a有选择地将节点ND35放电至接地电压电平的N沟道MOS晶体管191；将节点ND35上的信号反相的CMOS倒相器192；将CMOS倒相器192的输出信号反相而生成主字线驱动信号ZMWL的CMOS倒相器193；复位信号ZXRST激活时将节点ND35预充电至高电压VPP电平的P沟道MOS晶体管194；在CMOS倒相器192的输出信号为L电平时导通的、导通时将节点ND35充电至高电压VPP电平的P沟道MOS晶体管195。
主字线驱动信号ZMWL在选择了对应的主字线MWL时为L电平，非选择时为高电压VPP电平。对应的主字线为间歇刷新不良的场合，自刷新方式时解码信号XD1a为L电平，MOS晶体管190维持非导通状态。该状态时，根据解码信号XD2a生成主字线驱动信号ZMWL。
另一方面，对应的主字线MWL有良好间歇刷新特性的场合，解码信号XD2a被固定于L电平，MOS晶体管191维持在非导通状态。因此，正常操作方式时与自刷新方式时，根据解码信号XD1a生成主字线驱动信号ZMWL。
主字线驱动电路工作时，节点ND35根据复位信号ZXRST预充电至高电压VPP电平。该复位信号ZXRST在行地址选通信号RAST的去激活时设定于L电平。对应的主字线被选择时，MOS晶体管190或191导通，节点ND35被放电至接地电压电平，CMOS倒相器192的输出信号成为H电平，相应地来自CMOS倒相器193的主字线驱动信号ZMWL成为L电平。
另一方面，对应的主字线为非选择状态时，MOS晶体管190与191维持在非导通状态，节点ND35维持在高电压VPP电平。该状态时，CMOS倒相器192的输出信号成为L电平，相应地来自CMOS倒相器193的主字线驱动信号ZMWL被维持在H电平(高电压VPP电平)。CMOS倒相器192的输出信号为L电平，节点ND35由MOS晶体管195维持在高电压VPP电平。
因此，能够以主字线为单位按照间歇刷新的良好/不良来变更刷新周期。
图37是概略表示一个存储块的结构的示图。存储块MB通过子字驱动器带SWB1-SWB3沿行方向分割为多个存储器子阵列MSB0-MSB3。在存储器子阵列MSB0与MSB3的外侧配置子字驱动器带MSB0与MSB4。
对存储器子阵列MSB0-MSB3配置共同的主字线MWL。各存储器子阵列MSB0-MSB3中，对应于存储单元行配置子字线SWL。各存储器子阵列MSB0-MSB3中，对应于一条主字线MWL配置预定数量的子字线SWL。
各子字驱动器带SWB0-SWB4中，对应于各子字线SWL配置子字驱动器，它根据子解码信号SD与ZSD和对应的主字线上的主字线驱动信号ZMWL，将对应的子字线SWL驱动到选择状态。
子解码信号SD与ZSD对应于存储块MB的各主字线共同生成。按照子解码信号SD与ZSD的组合，选择对应于一条主字线MWL设置的预定数量的子字线中的一条子字线。
子解码信号SD与ZSD由将子字线预解码信号X1s与X2s根据块选择信号BS1与BS2有选择地解码的子解码器200生成。子字线预解码信号X1s与X2s是由图32所示的行预解码器152与图34所示的行预解码器172生成的预解码信号中的下位的预解码信号，按照间歇刷新特性分别由内部行地址信号RAD1与RAD2生成。
块选择信号BS1生成时，基于子字线预解码信号X1s生成子解码信号SD与ZSD，块选择信号BS2生成时，基于子字线预解码信号X2s生成子解码信号SD与ZSD。块选择信号BS1与BS2在不同的定时被激活，不会发生子字线被同时选择的字线多重选择。因此，能够按照选择主字线的间歇刷新特性选择子字线预解码信号。从而，能够以主字线为单位补救间歇刷新不良。
图38是概略表示与图37所示的一个子字驱动器带的一条主字线MWL相关联部分的结构示图。对应于主字线MWL分别配置对应的行存储单元所连接的子字线SWL0-SWL3。子字驱动器SWD0-SWD3分别对应于子字线SWL0-SWL3配置。
子字驱动器SWD0根据子解码信号SD<0>与ZSD<0>和主字线驱动信号ZMWL驱动子字线SWL0。子字驱动器SWD1根据子解码信号SD<1>与ZSD<1>和主字线驱动信号ZMWL驱动子字线SWL1。子字驱动器SWD2根据子解码信号SD<2>与ZSD<2>和主字线驱动信号ZMWL驱动子字线SWL2。子字驱动器SWD3根据子解码信号SD<3>与ZSD<3>和主字线驱动信号ZMWL驱动子字线SWL3。
由于这些子字驱动器SWD0-SWD3的电路结构相同，图38中只具体表示子字驱动器SWD0的结构。子字驱动器SWD0中包含：根据主字线驱动信号ZMWL有选择地将子解码信号SD<0>传送给子字线SWL0的P沟道MOS晶体管202；根据主字线驱动信号ZMWL将子字线SWL0放电至接地电压电平的N沟道MOS晶体管204；以及根据子解码信号ZSD<0>将子字线SWL0驱动到接地电压电平的N沟道MOS晶体管206。
选择子字线SWL0时，主字线驱动信号ZMWL为L电平，MOS晶体管204成为非导通状态。子解码信号SD<0>成为高电压VPP电平的H电平，经由MOS晶体管202传送到子字线SWL0。另一方面，子解码信号SD<0>为L电平时，即使主字线驱动信号ZMWL为L电平，MOS晶体管202也成为非导通状态。此时，子解码信号ZSD<0>成为H电平，子字线SWL0被维持于接地电压电平。
该主字线MWL和子字线SWL的分级字线结构中，能够基于被利用的解码信号生成子解码信号。
图39是表示一例图37所示的子解码器200的结构的示图。如图39所示，子解码器200中包含：在块选择信号BS1激活时被激活的、将2比特的预解码信号X1<1:0>反相的三态倒相器200a；块选择信号BS2激活时被激活的、将2比特预解码信号X2<1:0>反相并传送的三态倒相器200b；接受块选择信号BS1与BS2的OR电路200c；OR电路200c的输出信号为H电平时被启动的、将三态倒相器200a与200b的输出信号解码、生成4比特子解码信号ZSD<3:0>的NAND型解码电路200d；以及将NAND型解码电路200d的输出信号反相并生成4比特子解码信号SD<3:0>的倒相器电路200e。
块选择信号BS1与BS2同为L电平时，OR电路200c的输出信号为L电平，来自NAND型解码电路200b的4比特子解码信号ZSD<3:0>全部为H电平，另一方面，来自倒相器电路200的4比特子解码信号SD<3:0>全部为L电平。
块选择信号BS1与BS2中的一方被激活时，三态倒相器200a与200b之一被激活，向NAND型解码电路200d供给对应的2比特预解码信号X1<1:0>或X2<1:0>。NAND型解码电路200d执行解码动作，按照该解码结果生成4比特的子解码信号ZSD<3:0>与4比特子解码信号SD<3:0>。
图39所示的子解码器200的结构中，块选择信号BS1与BS2不被同时驱动到选择状态。如后文说明的那样，同时发送刷新请求PHYS1与PHYS2时，使其发送定时不同，以防止刷新动作的冲突。因此，能够按照各刷新周期选择对应的预解码信号来生成子解码信号。
图40是概略表示图1所示的行控制电路12的结构的示图。如图40所示，行控制电路12中包含：根据行地址选通信号RAS生成行地址锁存指示快速指示信号RALF的行地址锁存指示发生电路210；接受自刷新方式设定信号SLREF和行地址锁存快速信号RALF并生成行地址锁存指示信号RAL的OR电路211；根据行地址锁存指示发生电路210的输出信号生成块解码器启动信号BDE的块解码器激活电路212；根据块解码器激活电路212的输出信号生成字线驱动定时信号RXT的字线驱动激活电路214；以及根据字线驱动激活电路214的输出信号生成读出放大器激活信号ZS0LM的读出放大器激活电路216。
行地址锁存发生电路210响应行地址选通信号RAS的上升将行地址锁存快速信号RALF在预定期间设定于L电平。OR电路211在自刷新方式设定信号SLREF为L电平时，根据来自行地址锁存指示发生电路210的行地址锁存快速信号RALF生成行地址锁存指示信号RAL。自刷新方式设定信号SLRAF设定于H电平时，将行地址锁存指示信号RAL固定于H电平。行地址锁存指示信号RAL被供给前面图30所示的地址选择电路16。
行地址选通信号RAS由图22所示的电路生成。
该行控制电路12中，这些电路实际上构成延迟电路；前级电路的输出信号被激活时，经过预定时间后将各自对应的信号激活。行地址选通信号RA5成为L电平的状态时，电路212、214与216按照预定的序列将各自的输出信号驱动到去激活状态。下面，参照图41就图40所示的行控制电路12的动作进行简单说明。
行地址选通信号RAS为L电平时，该半导体存储装置处于预充电状态。自刷新方式时，自刷新方式设定信号SLREF为H电平，行地址锁存指示信号RAL被固定于H电平。并且，块解码器启动信号BDE与字线驱动定时信号RXT同为L电平，读出放大器激活信号ZS0LM处于H电平。
地址选通信号RAS上升至H电平时，行地址锁存快速信号RALF在预定期间成为L电平。并且，该自刷新方式时，自刷新方式设定信号SLRAF为H电平，行地址锁存指示信号RAL维持H电平。
自刷新方式设定信号SLREF为L电平的正常操作方式时，如图41所示，行地址锁存指示信号RAL响应行地址选通信号RAS的上升而在预定期间成为L电平。
行地址选通信号RAS上升至H电平时，首先块解码器启动信号BDE由块解码器激活电路212激活，块解码器将供给的刷新地址信号的块地址解码。并且，根据刷新地址的剩余地址信号，执行预解码动作，并生成预解码信号。该块解码启动信号BDE被激活时，字线驱动激活电路214接着将字线驱动定时信号RXT驱动至H电平。从而，对应于地址指定的行的字线(主字线与子字线)被驱动至选择状态。字线被选择且与选择字线(子字线)连接的存储单元的数据被从对应的位线读出时，读出放大器激活信号ZS0LM被激活，执行读出动作，进行存储单元的数据的读出、放大与锁存。由该读出放大器锁存的数据被重新写入原来的存储单元，进行存储单元数据的刷新。
自刷新方式中经过了预定期间时，行地址选通信号RAS成为L电平，块解码器激活电路212、字线驱动激活电路214与读出放大器激活电路216被以预定的顺序去激活，块解码器启动信号BDE与字线驱动定时信号RXT被驱动至L电平，并且读出放大器激活信号ZS0LM被驱动至H电平。从而，完成一次刷新动作。
因此，通过在预解码器与行解码器中按照间歇刷新周期设置门电路，根据以不同的刷新周期发送的刷新地址执行预解码与解码动作，能够以对应于间歇刷新特性的刷新周期将各字线刷新。
[刷新周期发送部的变更例]
图42是表示刷新周期发送部的变更例的示图。在图42所示的结构中设有延迟电路220，它将来自图2所示的第一可编程刷新定时器26a的快速刷新请求PHYSF延迟后发送刷新请求PHYS1。
第二可编程刷新定时器26b发送刷新请求PHYS2。延迟电路220将快速刷新请求PHYSF1延迟预定时间后发送刷新请求PHYS1。该延迟电路220的延迟时间就是刷新所需时间，即从选择存储单元直到存储单元数据的再写入完成所需的时间，也是刷新激活信号REF的激活期间。刷新请求发送时被执行的刷新的期间由刷新激活信号REF确保。因此，如以下说明的那样，通过该刷新期间延迟，即使刷新请求PHYSF1与PHYS2被同时发送，也能够在间歇刷新不良的存储单元的刷新完成后执行间歇刷新特性优良的存储单元的刷新，可防止刷新动作之间的冲突。
可编程刷新定时器26a与26b的结构与前面图6至图10中说明的结构相同。对可编程刷新定时器26a和26b的计数值作了编程时，刷新请求PHYS2的发送周期设定为快速刷新请求PHYSF1的发送周期的例如整数倍时，存在刷新请求PHYS1与PHYS2同时被发送的可能性。不共用读出放大器的存储块中，存储单元的刷新即使被同时执行时，也不会发生数据的冲突，能够正确地执行存储单元的数据的刷新。
但是，有可能出现在同一存储块中同时按照刷新请求PHYS1与PHYS2选择不同的子字线的状态。因此，设置延迟电路220，以防止该刷新请求PHYS1与PHYS2被同时发送。
也就是，考虑如图43所示的情况，第一可编程刷新定时器26a以n·T的间隔发送快速刷新请求PHYSF1时，第二可编程刷新定时器26b以周期T发送刷新请求PHYS2的状态。这时，每n周期刷新请求PHYS2和快速刷新请求PHYSF1被同时发送。此时，通过延迟电路220将快速刷新请求PHYSF1延迟，首先按照刷新请求PHYS2进行间歇刷新特性不良的存储单元的刷新，该刷新结束后按照刷新请求PHYS1进行间歇刷新特性优良的存储单元的刷新。
图44是表示该刷新请求PHYS2与快速刷新请求PHYSF1被同时发送时的动作的定时图。发送了刷新请求PHYS2时，刷新激活信号REF2在预定期间由图20所示的电路激活。该刷新激活信号REF2成为去激活状态时，来自延迟电路220的刷新请求PHYS1被发送，刷新激活信号REF1被激活。分别按照该刷新激活信号REF2与REF1执行刷新动作(刷新地址与编程的地址一致时)。通过延迟电路220，能够防止刷新动作的冲突。
通常，刷新激活信号REF1与REF2的激活期间为数10ns(纳秒)，另一方面，刷新请求PHYS2的发送周期为数百ns至数μs(微秒)。在普通的DRAM中，刷新请求PHYS1的发送周期例如为16μs。因此，延迟电路220的延迟时间与刷新请求PHYS1的发送周期相比充分短，而存储单元的保持电荷量充分大，能够可靠地进行存储单元数据的刷新。
[读出放大器的具体结构]
图45是概略表示对应于各存储块配置的读出放大器带所包含的读出放大器的控制部分的结构的示图。图45中，分别生成主字线驱动信号ZMWL0-ZMWLn的主字线驱动器MWD0-MWDn对应于主字线MWL0-MWLn配置。主字驱动器MWD0-MWDn分别具有和图36所示的主字驱动器相同的结构。
主字驱动器MWD0根据解码信号X1a0或X2a0生成主字线驱动信号ZMWL0。主字驱动器MWDn根据解码信号X1an或X2an生成主字线驱动信号ZLWLn生成。
主字驱动器MWD0-MWDn配置共同的信号线222。响应复位信号ZXRST，该信号线222由备用时导通的P沟道MOS晶体管224预充电至电源电压电平。在各主字驱动器MWD0-MWDn中，除了图36所示的结构，还设有驱动晶体管TX0-TXn，它们根据CMOS倒相器192的输出信号有选择地导通，导通时将信号线222放电至接地电压电平。
因此，主字线MWL0-MWLn中的一条被驱动至选择状态时，驱动晶体管TX0-TXn中的一个导通，信号线222被放电至接地电压电平。另一方面，主字线MWL0-MWLn全部处于非选择状态时，驱动晶体管TX0-TXn全部处于非导通状态，信号线222被维持在预充电电压电平上。
为了控制读出放大器，设置了接受信号线222上的信号和读出放大器激活信号ZS0NM的OR电路226，以及根据OR电路226的输出信号而生成面向对应的读出放大器带的读出激活信号ZS0P与S0N的局部读出控制电路230。该局部读出控制电路230根据接受块选择信号BS1与BS2的OR电路228的输出信号而有选择地被激活。共有对应的读出放大器带的存储块中的一个被选择时，局部读出控制电路230被启动，根据OR电路226的输出信号生成局部读出控制信号ZS0P与ZS0N。因此，该OR电路228对应于共有该读出放大器带的各个存储块设置。
图46是表示图45所示的读出控制部的动作的信号波形图。以下，参照该图46就图45所示的读出控制部的动作进行说明。发送了刷新请求PHYS2且指定了间歇刷新不良的地址时，主字线驱动信号ZMWL根据解码信号X2a(X2a0-X2an中的一个)被驱动至L电平，主字线MWL0-MWLn中的一个被相应地驱动至选择状态。
经过了预定期间时，图40所示的读出放大器激活电路216将读出激活信号ZS0LM激活。由于主字线MWL0-MWLn中的一条被选择，驱动器晶体管TS0-TSn中的一个导通，信号线222被放电至接地电压电平。因此，根据OR电路226读出激活信号ZS0LM被提供给局部读出控制电路230。这时，根据块选择信号BS2，OR电路228的输出信号成为H电平，局部读出控制电路230将读出控制信号ZS0P驱动至L电平，并将局部读出控制信号S0N驱动至H电平。从而，对应的读出放大器带中，读出放大器被激活，读出到位线上的存储单元数据被读出、放大与再写入。
经过了预定期间时，主字线驱动信号ZMWL成为H电平，并且读出激活信号ZS0LM也成为H电平。相应地，局部读出控制电路230将局部读出控制信号ZS0P驱动至H电平，并将局部读出控制信号S0N驱动至L电平。从而，间歇刷新不良的存储单元的刷新被可靠地执行。
发送了下一刷新请求PHYS2时，该时刻也发送被同时更新的刷新地址。该刷新地址指定了与间歇刷新不良相异的存储单元行时，主字线MWL0-MWLn全部为非选择状态。刷新动作结束后，信号线222由MOS晶体管224预充电至电源电压电平。因此，该状态时驱动器晶体管TX0-TXn全部为非导通状态，信号线222维持H电平。因此，即使图40所示的行控制电路根据刷新请求PHYS2动作，将读出激活信号ZS0LM激活，OR电路226的输出信号仍为H电平，局部读出控制电路230将局部读出控制信号ZA0P与S0N维持在去激活状态。因此，读出放大器带中，读出放大器全部被维持在去激活状态。
与具有正常的自刷新特性的存储单元行相比，间歇刷新不良的存储单元行在数量上充分小。因此，根据刷新地址QAD2选择的存储单元行并不总是在与该刷新请求PHYS2的发送周期(period)相同的周期被驱动至选择状态。与其他存储单元行(字线)的刷新周期(例如64ms)相比，间歇刷新不良的存储单元行(字线)的刷新周期只是设定得较短。因此，即使刷新请求PHYS2被发送，如果其刷新地址QAD2指定了间歇刷新特性优良的存储单元行，也不进行字线的选择。因此，这时将读出放大器的动作停止。并且，在刷新请求PHYS1被发送且刷新地址QAD1指定了间歇刷新不良的存储单元行的场合，即使该刷新请求PHYS1被发送，存储单元行也不被驱动至选择状态。因此，这时也将读出放大器电路的动作停止。自刷新方式时，通过使耗电最大的读出放大器电路的动作停止，能够可靠地降低耗电。
通过将自刷新不良的存储单元行的刷新周期设定为与传统技术中的最差情况相当的程度，将对应于其他存储单元行的刷新周期充分延长，从而与传统技术相比，能够大幅度减少刷新次数，并且由于读出放大器电路只在选择存储单元工作，因此能够可靠地降低耗电。
再有，也可以对刷新请求PHYS1与PHYS2配置仲裁电路，以避免刷新冲突。同时发送了刷新请求PHYS1与PHYS2时，根据刷新请求PHYS2将刷新激活信号REF2激活，之后，根据刷新请求PHYS1将刷新激活信号REF1激活。接受快速刷新请求PHYSF1与PHYSF2的AND电路的输出信号成为H电平时，首先发送刷新请求PHYS2，并使刷新请求PHYS1等候发送，直到刷新激活信号REF2被去激活。采用这样的结构也能避免刷新的冲突。通过先进行间歇刷新不良的存储单元的刷新，数据能够被可靠地刷新。
再有，自动刷新方式时，从外部供给刷新指示。这时，自动刷新请求被设想为最差间歇刷新特性加以发送。从而，即使对于间歇刷新特性不良的存储单元行，也能根据来自外部的地址将数据可靠保持。
总之，依据本发明，能够接受刷新请求发送周期不同的刷新请求发送电路与刷新地址发生电路，并且分别对应于这些请求的不同的刷新地址设置行解码电路，以与间歇刷新特性相对应的最佳周期进行存储单元的刷新。自刷新方式时，只对间歇刷新特性不良的存储单元以短周期进行刷新，对于其他间歇刷新特性良好的存储单元以长周期进行刷新。间歇刷新不良的存储单元行的数量比间歇刷新良好的存储单元行在数量上少得多。因此，通过以长周期刷新间歇刷新特性优良的存储单元，能够降低刷新(读出放大器动作)的次数，大幅度地降低自刷新方式时的耗电。
以上对本发明作了详细说明，但是只是举例描述而已，并不对本发明构成限定，应当理解本发明的精神和范围由所附的权利要求书加以规定。