半导体存储器件及其数据读取和写入方法 【技术领域】
本发明涉及半导体存储器件，以及更具体地说，涉及具有局部数据线对和全局数据线对的半导体存储器件及其数据读取和写入方法。
背景技术
传统的半导体存储器件包括局部数据线对和全局数据线对，以便增加输入和输出的数据量。
通常，半导体存储器件在执行数据写入操作和数据读取操作之前，预充电局部数据线对和全局数据线对，以便增加数据传输速度。同时，半导体存储器件包括全局数据线对中的读出放大器，在读取操作期间，放大并从局部数据线对向全局数据线对输出数据。
图1是示例说明传统半导体存储器件的存储单元阵列的信号线排列的视图。
在图1中，WL表示存储单元阵列的一个单独的字线，以及BL表示存储单元阵列的一个单独的位线。
在图1中，每个存储单元阵列块BLK1～n包括m个子存储单元阵列块blk1～m。垂直于存储单元阵列块BLK1～n排列字线WL，以及横向排列位线BL。分别在存储单元阵列块BLK1～n之间，在垂直方向排列局部数据线对L/B11～1k至L/Bn1～nk，以及横向排列全局数据线对G/B1～k，以便分别连接到存储单元阵列块BLK1～n的局部数据线对L/B11～n1至L/B1k～nk。
在图1的半导体存储器件中，分别划分局部数据线对L/B11～1k至L/Bn1～nk以便从所选择的存储单元阵列块的m组子存储单元阵列块blk1～m接收数据，或将数据输出到所选择的存储单元阵列块的m组子存储单元阵列块blk1～m。同时，全局数据线对G/B1～k从局部数据线对L/B11～1k至L/Bn1～nk接收数据，或将数据输出到局部数据线对L/B11～1k至L/Bn1～nk。
图1的半导体存储器件能够同时接收和输出数据。
图2是示例说明图1的半导体存储器件地结构的视图，其连接在一个局部数据线对L和LB以及一个全局数据线对G和GB之间。
在图2中，半导体存储器件包括具有存储单元MC的存储单元阵列块BLK、列选择门12、局部数据线预充电电路14、块选择门16、全局数据线预充电电路18、读出放大器20和写入驱动器22。
下面说明图2的组件的功能。
存储单元阵列块BLK包括连接在字线WL和位线对BL和BLB之间的多个存储单元MC以便写入和读取数据。列选择门12包括NMOS晶体管N11和N12，响应列选择信号CSL，在位线对BL和BLB以及局部数据线对L和LB之间传送数据。局部数据线预充电电路14包括NMOS晶体管N31至N33，并响应预充电控制信号PRE，预充电局部数据线对L和LB。块选择门16包括NMOS晶体管N21和N22，响应块选择信号BS，在局部数据线对L和LB以及全局数据线对G和GB之间传送数据。全局数据线预充电电路18包括PMOS晶体管P11至P13，响应预充电控制信号PRE的反相信号，预充电全局数据线对G和GB。读出放大器20在读取操作期间，响应读出放大器控制信号IOSA，放大全局数据线对G和GB的数据并将数据输出到数据线对D和DB。写入驱动器22在写入操作期间，响应写入控制信号WE，驱动数据线对D和DB的数据并将数据传送到全局数据线对G和GB。
图2的传统半导体存储器件将局部数据线对L和LB预充电到通过从提供给NMOS晶体管N31至N33的电源电压减去这些NMOS晶体管的阈值电压Vth而获得的电压值。同时，图2的存储器件在预充电操作期间，将全局数据线对G和GB预充电到提供到PMOS晶体管P11至P13的电源电压值。
由于传统半导体存储器件在预充电操作期间，将全局数据线对G和GB预充电到电源电压值，导致相当高的功耗。同时，当在写入操作期间传送具有逻辑“低”电平的数据时，由于预充电电平下降到逻辑“低”电平所用的时间，写入速度被延迟。
由于上述原因，设想了一种设计传统半导体存储器件的方法，使全局数据线预充电电路18像局部数据线预充电电路14一样包括NMOS晶体管。在这种情况下，存在提高写入速度的优点。然而，当全局数据线对被预充电到通过从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压值时，在读取操作期间，全局数据线对之间的电压差更小。结果，减小了读出放大器20的增益，变得不可能快速和有效地放大并输出全局数据线对的数据，不利地影响了读取操作。因此，传统半导体存储器件仍旧被构造成局部数据线对由NMOS晶体管组成，而全局数据线对由PMOS晶体管组成，如图2所示，而本发明的新颖改进通过如下所述的另一种方法来实现更快速度的目的。
【发明内容】
本发明的一个目的是，提供一种半导体存储器件，其中，即使降低全局数据线对的预充电电平以便提高写入速度，也不会不利地影响读取操作。
本发明的另一目的是，提供一种半导体存储器件的数据写入和读取方法，其中，即使降低全局数据线对的预充电电平以提高写入速度，也不会不利地影响读取操作。
为了实现这些目的，本发明的第一方面提供一种半导体存储器件，包括：通过预定开关部件连接到位线对的局部数据线对；连接到局部数据线对的第一和第二全局数据线对；第一全局数据线预充电电路，用于将第一全局数据线对预充电到第一电压值；第二全局数据线预充电电路，用于将第二全局数据线对预充电到第二电压值；连接在局部数据线对和第一全局数据线对之间的第一开关电路；连接在第一全局数据线对和第二全局数据线对之间的第二开关电路；读出放大器，用于放大第二全局数据线对的数据并将放大后的数据输出到数据线；以及数据输入电路，用于在写入操作期间，将数据线的数据输出到第一全局数据线对。
半导体存储器件进一步包括局部数据线预充电电路，用于将局部数据线路对预充电到第一电压值。
本发明的第二方面提供一种半导体存储器件，包括：通过预定开关部件连接到位线对的局部数据线对；连接到局部数据线对的第一和第二全局数据线对；第一全局数据线预充电电路，用于将第一全局数据线对预充电到第一电压值；第二全局数据线预充电电路，用于将第二全局数据线对预充电到第二电压值；连接在局部数据线对和第一全局数据线对之间的第一开关电路；读出放大器，用于放大局部数据线对的数据并将放大后的数据输出到第一全局数据线对；连接第一全局数据线对和第二全局数据线对的第二开关电路；全局读出放大器，用于放大第二全局数据线对的数据并将放大后的数据输出到数据线；以及数据输入电路，用于在写入操作期间，将数据线的数据输出到第一全局数据线对。
半导体存储器件进一步包括均衡晶体管，用于均衡局部数据线对。
第一全局数据线预充电电路进一步包括均衡晶体管，用于在预充电操作期间均衡第一全局数据线对。
第二全局数据线预充电电路包括串联连接在第二全局数据线对之间的第一和第二NMOS晶体管，以便在预充电操作期间预充电到第二电压值。
第二全局数据线预充电电路包括均衡晶体管，用于在预充电操作期间均衡第二全局数据线对。
半导体存储器件进一步包括防电平升高元件，用于防止第一全局数据线对的第一电压值升高，还包括防电平降低元件，用于防止第二全局数据线对的第二电压值下降。
第一电压值低于第二电压值。
本发明还提供一种半导体存储器件的数据写入和读取方法，包括：在预充电操作期间，将局部数据线对和第一全局数据线对预充电到第一电压值，以及将第二全局数据线对预充电到第二电压值；在写入操作期间，划分第一全局数据线对和第二全局数据线对，并通过第一全局数据线对和局部数据线对传送数据；以及在读取操作期间，在第一全局数据线对和第二全局数据线对之间传送数据，并通过局部数据线对、第一全局数据线对和第二全局数据线对传送数据。
所述第一电压值低于第二电压值。
【附图说明】
通过参考附图，详细地描述其优选实施例，本发明的上述和其他特征和优点对本领域的技术人员来说将变得更显而易见，其中：
图1是示例说明传统半导体存储器件的存储单元阵列的信号线排列的视图；
图2是示例说明图1的半导体存储器件的结构的视图；
图3是示例说明根据本发明的第一实施例的半导体存储器件的视图；
图4是示例说明根据本发明的第二实施例的半导体存储器件的视图；
图5是示例说明根据本发明的第三实施例的半导体存储器件的视图；
图6是示例说明根据本发明的第四实施例的半导体存储器件的视图；
图7是示例说明根据本发明的第五实施例的半导体存储器件的视图；
图8是示例说明根据本发明的第六实施例的半导体存储器件的视图；
图9是示例说明根据本发明的第七实施例的半导体存储器件的视图；
图10是示例说明图9的局部读出放大器的结构的视图；
图11A是示例说明在传统半导体存储器件的读取操作期间，局部数据线对和全局数据线对的数据的波形图；
图11B是示例说明在本发明的半导体存储器件的读取操作期间，局部数据线对和第一全局数据线对的数据的波形图；以及
图11C是示例说明传统半导体存储器件的全局数据线对之间的电压差和本发明的半导体存储器件的第二全局数据线对之间的电压差的波形图。
【具体实施方式】
现在，将参考示出本发明的优选实施例的附图更全面地描述本发明。然而，可以以不同形式具体化本发明，以及本发明不应当视为限制到在此阐述的实施例。相反，提供这些实施例以便该公开内容全面且完整，以及向本领域的技术人员全面地表达本发明的范围。在附图中，在整个说明书中，相同的标记表示相同的元件。
图3是示例说明根据本发明的第一实施例的半导体存储器件的视图。图2的全局数据线预充电电路18被第一全局数据线预充电电路18′代替，并增加了开关门30和第二全局数据线预充电电路32。将全局数据线对G和GB划分为第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB，并将写入驱动器22连接到第一全局数据线对1G和1GB。
图2和3的相同标记表示相同的部件并执行相同的操作，因此，省略有关这些部件的描述。
第一全局数据线预充电电路18′包括连接在第一全局数据线对1G和1GB之间的NMOS晶体管N41和N42，并响应预充电控制信号PRE，将第一全局数据线对1G和1GB预充电到从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压值。开关门30包括连接在第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB之间的NMOS晶体管N51和N52，并响应开关控制信号PRD，在第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB之间传送数据。仅在读取操作期间，或读取和预充电操作期间，激活开关控制信号PRD。第二全局数据线预充电电路32包括第二全局数据线对2G和2GB之间的PMOS晶体管P21至P23，并响应反相预充电控制信号PRE，将第二全局数据线对2G和2GB预充电到电源电压值。
下面描述图3的半导体存储器件的操作。
在激活操作期间，激活块选择信号BS以接通块选择门16，以便连接局部数据线对L和LB以及第一全局数据线对1G和1GB。
在预充电操作期间，激活预充电控制信号PRE以启动局部数据线预充电电路14、第一全局数据线预充电电路18′和第二全局数据线预充电电路32的操作。去激活写入控制信号WE和读出放大器控制信号IOSA以禁止写入驱动器22和读出放大器20的操作。去激活开关控制信号PRD以便断开开关门30或激活开关控制信号PRD以便接通开关门30。
当断开开关门30时，不连接第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB。响应预充电控制信号PRE，局部数据线预充电电路14和第一全局数据线预充电电路18′分别将局部数据线对L和LB以及第一全局数据线对1G和1GB预充电到通过从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压值。第二全局数据线预充电电路32将第二全局数据线对2G和GB预充电到电源电压值。
另一方面，当接通开关门30时，连接第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB。将局部数据线对L和LB以及第一全局数据线对1G和1GB预充电到通过从电源电压减去阈值电压Vth而获得的电压值，并将第二全局数据线对2G和2GB预充电到电源电压值。此时，即使接通开关门30，因为NMOS晶体管N51和N52的源极和漏极之间的电压差不大于阈值电压Vth，在第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB之间不发生电荷分配(charge sharing)。因此，第一全局数据线对1G和1GB保持通过从电源电压减去阈值电压Vth而获得的电压值，以及第二全局数据线对2G和2GB保持电源电压值。
因此，由于在预充电操作期间，局部数据线对L和LB以及第一全局数据线对1G和1B不被预充电到电源电压值那样高，减少了在预充电操作期间消耗的电流量。
在写入操作期间，激活写入控制信号WE以启动写入驱动器22的操作，并去激活读出放大器控制信号IOSA以禁止读出放大器20的操作。同时，去激活开关控制信号PRD以断开开关门30。因此，划分第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB。写入驱动器22驱动数据线对D和DB的数据并将数据输出到第一全局数据线对1G和1GB。这里，由于第一全局数据线对1G和1GB已经预充电到通过从电源电压减去NMOS晶体管的阈值电压而获得的电压值，传送到第一全局数据线对1G和1GB的具有逻辑“高”电平的数据保持通过从电源电压减去阈值电压而获得的电压值。具有逻辑“低”电平的数据从通过从电源电压减去阈值电压而获得的电压值下降到地电压值。因此，由于具有逻辑“低”电平的数据不是从电源电压，而是从电源电压减去阈值电压的电压下降到地电压，缩短了电压值下降到地电压的时间，从而提高了写入速度。然后，通过块选择门16将第一全局数据线对1G和1GB的数据传送到局部数据线对L和LB，以及通过列选择门12，将通过局部数据线对L和LB传送的数据传送到位线对BL和BLB，以便写入到选择的存储单元MC上。
在读取操作期间，激活读出放大器控制信号IOSA以启动读出放大器20，并去激活写入控制信号WE以禁止写入驱动器22的操作。激活开关控制信号PRD以接通开关门30。因此，连接第一全局数据线对1G和1GB和第二全局数据线对2G和2GB。通过位线对BL和BLB、列选择门12、局部数据线对L和LB以及块选择门16，将存储在所选择的存储单元MC中的数据传送到第一全局数据线对1G和1GB。例如，当从所选择的存储单元MC输出具有逻辑“高”电平的数据时，第一全局数据线对1G和1GB的数据线1G保持通过从电源电压减去阈值电压而获得的电压值，以及数据线1GB保持比数据线1G的电压低ΔV1的电压值。因此，第一全局数据线对1G和1GB之间的电压差为ΔV1。当具有逻辑“高”电平的数据被传送到第二全局数据线对2G和2GB时，第二全局数据线对2G和2GB的数据线2G保持电源电压值，以及数据线2GB具有低于电源电压ΔV2的电压值。此时，第二全局数据线对2G和2GB之间的电压差为大于ΔV1的ΔV2。第二全局数据线对2G和2GB之间的电压差ΔV2大于第一全局数据线对1G和1GB之间的电压差ΔV1的原因在于，开关门30的两个NMOS晶体管的源极和漏极之间的电压差和其源极和栅极之间的电压差彼此不同，因此，流过第二全局数据线2G和第二全局数据线2GB的电流Id的差极大地不同，导致第二放大现象。因此，第二全局数据线对2G和2GB之间的电压差很大，于是不降低读出放大器20的增益，以及读出放大器20放大第二全局数据线对2G和2GB的电压差ΔV2并将放大后的数据输出到数据线对D和DB。因此，读出放大器20能够快速和有效地放大并输出第二全局数据线对2G和2GB的数据。
图4是示例说明根据本发明的第二实施例的半导体存储器件的视图。该半导体存储器件具有与图3相同的结构，除了局部数据线预充电电路14被均衡电路14′代替，第一全局数据线预充电电路18′被第一全局数据线预充电电路18″代替以及反相器I被反相器I1代替，并增加了反相器I2。
图3和4中相同的标记表示相同的部件并执行相同的操作，因此，省略有关那些部件的描述。
第一全局数据线预充电电路18″包括连接在第一全局数据线对1G和1GB之间的NMOS晶体管N41和N42以及PMOS晶体管P31，并响应预充电控制信号PRE，将局部数据线对L和LB以及第一全局数据线对1G和1G预充电和均衡到通过从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压。即，第一全局数据线预充电电路18″除了第一全局数据线预充电电路18′的功能外，还具有均衡功能。局部数据线均衡电路14′包括NMOS晶体管N61，并响应于块选择信号BS而断开或响应于反相块选择信号BS而接通，以便均衡局部数据线对L和LB。即，当未选择存储单元阵列块BLK时，局部数据线预充电电路14′执行均衡局部数据线对L和LB的功能。
图4的半导体存储器件除了局部数据线预充电电路14′之外，还通过使用第一全局数据线预充电电路18″来预充电和均衡局部数据线对L和LB。因此，不提供连接到局部数据线对L和LB的局部数据线预充电电路14′也没有关系。但是，在这种情况下，当不选择存储单元阵列块BLK时，需要均衡电路14′来均衡局部数据线对L和LB。
参考图3的说明，容易理解图4的半导体存储器件的写入和读取操作，以及在下文中描述激活和预充电操作。
在激活操作期间，激活块选择信号BS以便接通块选择门16，因此，连接局部数据线对L和LB以及第一全局数据线对1G和1GB，并禁止局部数据线均衡电路14′的操作。
在预充电操作期间，激活预充电控制信号PRE以便启动第一全局数据线预充电电路18″和第二全局数据线预充电电路32的操作。去激活写入控制信号WE和读出放大器控制信号IOSA以便禁止写入驱动器22和读出放大器20的操作。去激活开关控制信号PRD以便断开开关门30。因此，划分第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB。响应预充电控制信号PRE，第一全局数据线预充电电路18″将局部数据线L和LB和第一全局数据线对1G和1GB预充电到通过从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压值。第二全局数据线预充电电路32将第二全局数据线对2G和2GB预充电到电源电压值。如前所述，当激活开关控制信号PRD以便接通开关门30时，将局部数据线对L和LB以及第一全局数据线对1G和1GB预充电到电源电压值减去阈值电压Vth，并将第二全局数据线对2G和2GB预充电到电源电压值。因此，由于在预充电操作期间，不将局部数据线对L和LB以及第一全局数据线对1G和1G预充电到电源电压值，减少了预充电操作期间消耗的电流。
图4的半导体存储器件具有不同于图3的电路结构，但执行与图3相同的操作。
图5是示例说明根据本发明的第三实施例的半导体存储器件的视图。图5的半导体存储器件具有与图4相同的结构，除了第一全局数据线预充电电路18″被第一全局数据线预充电电路18代替。
图5的第一全局数据线预充电电路18构造成用CMOS传输门C代替图4的第一全局数据线预充电电路18″的PMOS晶体管P31。
图5的半导体存储器件具有不同于图4的电路结构，但执行与图4相同的操作。
图6是示例说明根据本发明的第四实施例的半导体存储器件的视图。图6的半导体存储器件具有与图5相同的结构，除增加了电阻器R1和R2外。
在图6中，在第一全局数据线1G和地电压之间连接电阻器R1，以及在反相第一全局数据线1GB和地电压之间连接电阻器R2。同时，电阻器R1和R2的阻抗值较大。
图5和6的相同标记表示相同的部件并执行相同的操作，以及省略有关那些部件的描述。
电阻器R1和R2用来防止在预充电操作期间，第一全局数据线对1G和1GB的具有逻辑“高”电平的数据升至超出通过从电源电压减去NMOS晶体管的阈值电压Vth而获得的电压值。即，电阻器R1和R2用来将第一全局数据线对1G和1GB的预充电电平维持在电源电压减去阈值电压Vth的电压值。
图6的半导体存储器件具有不同于图5的结构，但执行更稳定的操作。
图7是示例说明根据本发明的第五实施例的半导体存储器件的视图。电阻器R3和R4被增加到第二全局数据线对2G和2GB。
在图7中，电阻器R3连接在第二全局数据线2G和电源电压之间，以及电阻器R4连接在反相第二全局数据线2GB和电源电压之间。同时，电阻器R3和R4的电阻值较小。
图6和7的相同标记表示相同的部件并执行相同的操作，因此，省略有关那些部件的描述。
电阻器R3和R4用来防止在预充电和读取操作期间，第二全局数据线对2G和2GB的电平下降。因此，可以防止在读取操作期间读出放大器20的增益减小。
当不提供电阻器R3和R4时，在读取操作期间，第二全局数据线对2G和2GB的电压值下降。因此，第二全局数据线对2G和2GB的具有逻辑“高”电平的数据下降到低于电源电压值的电平。因此，开关门30的NMOS晶体管的源极和漏极之间的电压差减小，减少了从第二全局数据线对2G和2GB流向第一全局数据线对1G和1GB的电流的量，从而第二全局数据线对2G和2GB的电平没有充分降低。因此，减小了第二全局数据线对2G和2GB之间的电压差，于是减小了读出放大器20的增益，不可能快速和有效地放大和输出数据。
图7的半导体存储器件具有不同于图6的结构，但执行更稳定的操作。
图8是示例说明根据本发明的第六实施例的半导体存储器件的视图。将电阻器R1至R4增加到图5的半导体存储器件的结构上。
在图8中，电阻器R1和R2执行与图6相同的功能，以及电阻器R3和R4执行与图7相同的功能。因此，图8的半导体存储器件能执行比图6和7更稳定的操作。
图9是示例说明根据本发明的第七实施例的半导体存储器件的视图。局部读出放大器LSA 40和反相器I3被增加到图8的半导体存储器件的结构上。
在图9中，响应反相控制信号BSR而启动局部读出放大器LSA 40，并由控制信号BSR接通块选择门。
控制信号BSR是当激活块选择信号BS和激活预充电控制信号PRE或写入控制信号WE时激活的信号。
在读取操作期间，图9的半导体存储器件不通过块选择门16从局部数据线对L和LB向第一全局数据线对1G和1GB传送数据，而是通过局部读出放大器LSA 40放大局部数据线对L和LB的数据，并将放大后的数据输出到第一全局数据线对1G和1GB。因此，在这种情况下，在读取操作期间，响应控制信号BSR而断开块选择门16。
因此，图9的半导体存储器件执行不同于图8的操作之处在于，在读取操作期间，其通过局部读出放大器LSA 40放大局部数据线对L和LB的数据并将放大后的数据输出到第一全局数据线对1G和1GB。
可以将图9的读出放大器应用于图3至8的半导体存储器件的结构。
图10是示例说明图9的局部读出放大器的结构的视图。该局部读出放大器LSA40包括NMOS晶体管N71至N75。
在图10中，控制信号BSRB是通过反相器I3反相控制信号BSR而生成的信号。
如下描述图10的局部读出放大器的操作。
当激活控制信号BSRB并设置成逻辑“高”电平时，接通NMOS晶体管N71、N74和N75以启动局部读出放大器LSA 40的操作。
在这种情况下，当在局部数据线对L和LB之间生成电压差时，电流从第一全局数据线对1G和1GB流过每个NMOS晶体管N72和N73。此时，当施加到每个NMOS晶体管N72和N73的电压大时，大量电流流过，以及当施加到每个NMOS晶体管N72和N73的电压小时，小量电流流过。因此，第一全局数据线对1G和1GB之间的数据被发展。
如上所述，图10的局部读出放大器放大局部数据线对L和LB的数据，并将放大后的数据传送到第一全局数据线对1G和1GB。
图11A是示例说明在传统半导体存储器件的读取操作期间，局部数据线对L和LB以及全局数据线对G和GB的数据的波形图，以及图11B是示例说明在本发明的半导体存储器件的读取操作期间，局部数据线对L和LB、第一全局数据线对1G和1GB以及第二全局数据线对2G和2GB的数据的波形图，其中，水平轴表示时间以及垂直轴表示电压。
图11A和11B示出在选择一个字线后，连续地从不同位线对读出数据时的波形图。
如图11A所示，在传统半导体存储器件中，局部数据线对L和LB之间的电压差几乎与全局数据线对G和GB之间的电压差相同。另一方面，在本发明的半导体存储器件中，如图11B所示，在时间间隔t1-t2、t3-t4以及t5-t6，第二全局数据线对2G和2GB之间的电压差大于第一全局数据线对1G和1GB之间的电压差。
图11C是示例说明传统半导体存储器件的全局数据线对G和GB之间的电压差ΔG和本发明的半导体存储器件的第二全局数据线对2G和2GB之间的电压差Δ2G的波形图。如在图11C中所看到的，在时间间隔t1-t2、t3-t4和t5-t6，与传统半导体存储器件的电压差ΔG相比，本发明的半导体存储器件的电压差Δ2G被增加。
因此，本发明的半导体存储器件在读取操作期间，因为读出放大器的增益被增加，能够快速和有效地放大并输出数据。
因此，本发明的半导体存储器件在预充电操作期间，将第一全局数据线对预充电到通过从电源电压减去阈值电压而获得的电压值，并将第二全局数据线对预充电到电源电压，从而减小了预充电操作期间消耗的电流。
同时，本发明的半导体存储器件在写入操作期间，通过第一全局数据线对写入数据，从而减少了数据的摆动宽度，因此提高了写入速度。
同时，由于在读取操作期间不减小第二全局数据线对的电压差，不减小读出放大器的增益，因此，快速和有效地放大并输出数据。
如前所述，根据本发明的半导体存储器件和数据写入和读取方法能够减少在预充电操作期间消耗的电流并提高写入速度。
同时，根据本发明的半导体存储器件和数据写入和读取方法由于在读取操作期间不减小全局数据线对之间的电压差，能够防止读取速度受到不利影响。