用于微机电系统的化学机械研磨处理流程.pdf

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摘要
申请专利号:

CN201180020735.5

申请日:

2011.02.25

公开号:

CN102858681A

公开日:

2013.01.02

当前法律状态:

授权

有效性:

有权

法律详情:

授权|||实质审查的生效IPC(主分类):B81C 1/00申请日:20110225|||公开

IPC分类号:

B81C1/00

主分类号:

B81C1/00

申请人:

卡文迪什动力有限公司

发明人:

约瑟夫·达米安·戈登·拉西; 托马斯·L·麦圭尔; 维克拉姆·乔希; 丹尼斯·J·约斯特

地址:

美国加利福尼亚州

优先权:

2010.03.01 US 61/309,387

专利代理机构:

北京律诚同业知识产权代理有限公司 11006

代理人:

徐金国;钟强

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内容摘要

本发明大体而言涉及互补式金属氧化物半导体(CMOS)后段(BEOL)处理中微机电系统(MEMS)悬臂式开关(cantilever?switch)的形成。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在下层结构的介层洞(via)或沟槽内。然后利用化学机械研磨或平坦化(CMP)处理将用于所述下电极的过量材料平坦化。接下来在所述平坦化的下电极上形成所述悬臂式开关。

权利要求书

权利要求书一种方法,所述方法包含:
在一基板上沉积一或多个导电层,所述基板拥有一第一介电层,所述第一介电层具有延伸穿过所述第一介电层间至下层内连线结构的介层洞;
图案化所述一或多个导电层以暴露出所述第一介电层的至少一部分;
在所述图案化的一或多个导电层以及所述暴露出的第一介电层上沉积一第二介电层;
化学机械研磨所述第二介电层与所述图案化的导电层之至少一部分,以产生经研磨的电极;
封装所述第一介电层与所述经研磨的电极;以及
形成一悬臂式元件,所述悬臂式元件与所述经研磨的电极之至少一部分电气接触。
如权利要求第1项所述之方法,其中所述一或多个导电层包含复数个层,所述复数个层含有:
一第一导电层;以及
一第二导电层,具有比所述第一导电层高的片电阻。
如权利要求第2项所述之方法,其中所述第一导电层包含铝-铜,且所述第二导电层包含氮化钛。
如权利要求第3项所述之方法,其中所述第一导电层经沉积至介于约5000埃至约9000埃之间的一厚度,且所述第二导电层经沉积至介于约2000埃至约3500埃之间的一厚度。
如权利要求第1项所述之方法,其中所述第二介电层包含二氧化硅。
如权利要求第1项所述之方法,其中所述化学机械研磨包含除去约2000埃至约3500埃之间的所述一或多个图案化导电层。
如权利要求第1项所述之方法,其中所述第二介电层包含高密度电浆沉积的四乙氧基硅烷。
如权利要求第1项所述之方法,其中所述沉积所述第二介电层包含沉积多个介电层。
如权利要求第8项所述之方法,其中所述多个介电层包含一HDP‑SiO2层与一PE‑TEOS层。
一种方法,所述方法包含:
形成复数个介层洞,所述复数个介层洞穿透形成在一基板上的一介电层,以暴露出一或多个内连线构件;
调整所述复数个介层洞的一或多个介层洞以形成一或多个沟槽;
在所述介电层上、所述暴露出的一或多个内连线构件上以及所述复数个介层洞与所述一或多个沟槽两者内沉积一或多个导电层;
化学机械研磨所述一或多个导电层,以暴露出所述介电层的至少一部分并形成MEMS(微机电系统)电极;
封装所述介电层与所述MEMS电极;以及
形成一悬臂式元件,所述悬臂式元件与所述MEMS电极的至少一者电气接触。
如权利要求第10项所述之方法,其中所述一或多个导电层包含复数个层,所述复数个层含有:
一或多个内衬层;以及
一主体层。
如权利要求第11项所述之方法,其中所述一或多个内衬层包含钛,且所述主体层选自由铜、钨及以上物质之组合物所组成的群组。
如权利要求第12项所述之方法,其中所述一或多个内衬层包含一钛层,且一氮化钛层覆于所述钛层上。
如权利要求第10项所述之方法,其中至少一沟槽相邻两个介层洞设置,所述两个介层洞与所述至少一沟槽隔开。
如权利要求第10项所述之方法,其中所述悬臂式元件与设置在所述一或多个沟槽内的所述MEMS电极隔开。
如权利要求第15项所述之方法,其中所述悬臂式元件与设置在所述复数个介层洞内的至少一MEMS电极隔开。
一种方法,所述方法包含:
形成一或多个介层洞,所述一或多个介层洞穿透一第一介电层,以暴露出一或多个内连线构件;
在所述第一介电层内形成一或多个沟槽,使得所述一或多个沟槽与一或多个介层洞连接;
在具有一第一材料之所述一或多个介层洞内、所述一或多个沟槽内以及所述第一介电层上沉积一或多个导电层;
化学机械研磨所述一或多个导电层,以暴露出所述第一介电层并在所述一或多个沟槽内形成一或多个MEMS电极;
封装所述第一介电层与所述一或多个MEMS电极;以及
形成一悬臂式元件,所述悬臂式元件与所述一或多个MEMS电极电气接触。
如权利要求第17项所述之方法,其中所述一或多个导电层包含复数个层,所述复数个层含有:
一或多个内衬层;以及
一主体层。
如权利要求第18项所述之方法,其中所述一或多个内衬层包含钛,且所述主体层选自由铜、钨及以上物质之组合物所组成的群组。
如权利要求第19项所述之方法,其中所述一或多个内衬层包含一钛层,且一氮化钛层覆于所述钛层上。

说明书

说明书用于微机电系统的化学机械研磨处理流程
技术领域
本发明实施例大体而言涉及一种微机电系统(MEMS)的形成,所述微机电系统利用化学机械研磨或平坦化(CMP)处理,以形成平坦的下电极配置,使平坦的MEMS技术可以实现。
背景技术
传统MEMS技术常用化学气相沉积(CVD)或炉处理来沉积牺牲薄膜。所述牺牲薄膜全覆沉积在下层结构上,所述下层结构通常并不具有平坦的下层构形。所述牺牲薄膜有延续下层结构的轮廓之趋势,所述趋势折中所述MEMS元件的结构完整性,因为在MEMS设计上容纳所述牺牲薄膜形成所必须做出的让步。接着,所述MEMS层会在所述牺牲层上产生共形涂层。明确地说,所述MEMS元件的结构完整性会因为获得平坦的牺牲层之努力而折中。即使对所述牺牲层使用平坦化旋涂薄膜的MEMS处理,仍须承受必须在所述下层电极构形上平坦化的困扰。
因此,在此技艺中需要一种制造MEMS元件的方法,在此方法中,平坦化所述下电极但并不折中所述MEMS元件的结构完整性。
发明内容
本发明大体而言涉及在互补式金属氧化物半导体(CMOS)后段(BEOL)处理中MEMS(微机电系统)悬臂式开关的形成。应了解在此所讨论的开关可以是电阻开关或电容开关。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在所述下层结构的介层洞或沟槽内。然后利用CMP(化学机械研磨)平坦化用于所述下电极的过量材料。接下来在所述平坦化的下电极上形成所述悬臂式开关。
在一实施例中,公开一种方法。所述方法包含在基板上沉积一或多个导电层。所述基板拥有第一介电层,所述第一介电层具有延伸穿过所述第一介电层间至下层内连线结构的介层洞。所述一或多个导电层填充所述介层洞。所述方法也包含图案化所述一或多个导电层以暴露出所述第一介电层的至少一部分。所述方法另包含在所述图案化的一或多个导电层以及所述暴露出的第一介电层上沉积第二介电层。所述方法也包含化学机械研磨所述第二介电层与所述图案化的导电层之至少一部分,以产生经研磨的电极。所述方法另包含封装所述第一介电层与所述经研磨的电极,以及形成悬臂式元件,所述悬臂式元件与所述经研磨的电极之至少一部分电气接触。
在另一实施例中,公开一种方法。所述方法包含形成复数个介层洞,所述介层洞穿透形成在基板上的介电层,以暴露出一或多个内连线构件。所述方法也包含调整所述复数个介层洞的一或多个介层洞以形成一或多个沟槽。所述方法另包含在所述介电层上、所述暴露出的一或多个内连线构件上以及所述复数个介层洞与所述一或多个沟槽两者内沉积一或多个导电层。所述方法也包含化学机械研磨所述一或多个导电层,以暴露出所述介电层的至少一部分并形成MEMS电极。所述方法另包含封装所述介电层与所述MEMS电极。所述方法也包含形成悬臂式元件,所述悬臂式元件与所述MEMS电极的至少一者电气接触。
在另一实施例中,公开一种方法。所述方法包含形成一或多个介层洞,所述介层洞穿透第一介电层,以暴露出一或多个内连线构件。所述方法也包含在所述第一介电层内形成一或多个沟槽,使得所述一或多个沟槽与一或多个介层洞连接。所述方法另包含在具有第一材料之所述一或多个介层洞内、所述一或多个沟槽内以及所述第一介电层上沉积一或多个导电层。所述方法也包含化学机械研磨所述一或多个导电层,以暴露出所述第一介电层并在所述一或多个沟槽内形成一或多个MEMS电极。所述方法另包含封装所述第一介电层与所述一或多个MEMS电极。所述方法也包含形成悬臂式元件,所述悬臂式元件与所述一或多个MEMS电极电气接触。
附图说明
因此可以详细了解上述本发明之特征结构的方式,即对本发明更明确的描述,上述简短地概述,可通过参考某些在附图中所示出的实施例来得到。但是应注意的是,附图仅图示本发明之一般实施例,因此不应视为是对本发明范围之限制,因为本发明可允许其他等效实施例。
第1A图至第1G图根据一实施例图示各个生产阶段的MEMS悬臂式元件。
第2A图至第2E图根据另一实施例图示各个生产阶段的MEMS悬臂式元件。
第3A图至第3F图根据另一实施例图示各个生产阶段的MEMS悬臂式元件。
第4A图至第4E图图示铜BEOL处理之各个生产阶段的MEMS悬臂式元件。
为了促进了解,尽可能使用相同的元件符号来表示所述图式共有的相同元件。预期到在一实施例中公开的构件与特征可有利地并入其他实施例而不需特别详述。
具体实施方式
本发明大体而言涉及互补式金属氧化物半导体(CMOS)后段(BEOL)处理中MEMS(微机电系统)悬臂式开关的形成。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在所述下层结构的介层洞或沟槽内。然后利用CMP(化学机械研磨)平坦化用于所述下电极的过量材料。接下来,在所述平坦化的下电极上形成所述悬臂式开关。
在此公开之实施例描述CMOS BEOL中MEMS悬臂式开关的形成。所述实施例说明在铝或铜BEOL中数种不同的制造选项。但是,此相同方法可用在任何可运用CMP作为平坦化方法的BEOL上。
所述第一实施例在第1A图至第1G图中图示。起始点在第1A图中图示,其中一或多个内连线构件102,例如金属或其他导电材料,经由穿透周围的内金属介电层106所形成的介层洞104而暴露出来。在一实施例中,所述一或多个内连线构件102可包含金属,所述金属选自由钛、铜、铝、钨及以上物质之组合物所组成的群组。应了解所述内连线构件102可包含除了金属之外的其他材料,例如氮化钛。所述介层洞104可通过图案化所述内金属介电层106以除去所述介电材料且留下所述介层洞来形成。所述内金属介电层106可包含用于传统CMOS BEOL处理之任何适合介电材料,例如氮化硅、氧化硅、氮氧化硅及以上物质之组合物。一旦所述介层洞104已形成,可利用导电材料做为所述介层洞104的内衬,例如钛、铝、钨、铜、氮化钛及以上物质之组合物。作为所述介层洞104的内衬之特定材料可包含用来在CMOS BEOL结构中填充介层洞的任何传统材料。
在第1B图中,所述下电极材料108大量沉积在所述具内衬的介层洞内以及所述内金属介电层106上。在一实施例中,所述下电极材料108可包含氮化钛。应了解可使用能够进行化学机械研磨的任何导电材料,包含已能精确掌控的多堆迭技术。在一实施例中,所述下电极材料108可包含钛/氮化钛堆迭。所述下电极材料108的厚度因应后续CMP做调整。所述下电极材料108经选择以拥有预期电阻。在一实施例中,所述下电极材料108包含单一层预定材料,例如氮化钛。在另一实施例中,所述下电极材料108可以是复合薄膜,由堆迭之多个层组成,所述多个层共同拥有预期的电阻。例如,所述堆迭可包含钛/氮化钛/铝铜/氮化钛堆迭。所述堆迭最顶层的最终厚度应足够厚以承受后续的CMP步骤。在CMP处理中,一部分的下电极材料108会被除去。因此,所述下电极材料108应足够厚以余留足够的材料作为下电极。在一实施例中,所述最顶层(即上述堆迭范例中的氮化钛)的厚度可介于约2000埃至约3500埃之间。在所述下电极材料108为单一层的实施例中,所述下电极材料108可沉积至约2000埃至约3500埃之间的厚度。
应控制所述下电极材料108的厚度以符合某些电气需求,例如片电阻(sheetresistance)。当所述下电极材料108包含多层堆迭时,所述多层堆迭上具有铝铜与氮化钛,所述铝铜层提供所述电极之特定电阻,而所述氮化钛作用为导电蚀刻终止层,所述导电蚀刻终止层的电阻比铝高很多(因此,铝界定所述电极的电阻,而不论氮化钛的厚度为何)。氮化钛的适当厚度可介于约2000埃至约3500埃之间,例如约3000埃。在研磨期间,大部分,如果非全部,的氮化钛会被除去,仅留下所述铝铜。所述铝铜层的适当厚度可介于约5000埃至约9000埃之间,例如约6500埃。如果需改变电阻,可将所述铝铜与所述氮化钛的厚度分别增加至约10000埃与4000埃至5000埃。
当所沉积的堆迭为铝/铜/氮化钛堆迭时,所述氮化钛可作用为蚀刻终止层。因此,所述氮化钛为导电蚀刻终止层。所述铝-铜是电极,而所述氮化钛保护实际的镶嵌下电极(即Al‑Cu),因为所述实际的电极无法轻易进行化学机械研磨。使用沉积在铝-铜镶嵌结构上之氮化钛做为蚀刻终止材料的益处在于所述蚀刻终止材料是导电的,同时额外保护所述实际的电极。因此,可维持预期的导电性,并且不损及所述电极材料。另一益处在于所述电极的铝‑铜材料无法轻易进行化学机械研磨,这会使CMP步骤期间回蚀所述电极材料变得十分困难。通过使用铝铜作为电极材料,然后在所述铝铜上堆迭氮化钛,所述氮化钛(所述氮化钛较容易进行化学机械研磨)可在所述介电层的CMP期间反平坦化。因此,所述氮化钛提供CMP步骤弹性,这是作为电极的铝-铜材料完全无法做到的。应了解所述导电蚀刻终止层并不一定要是氮化钛,而可以是能够执行氮化钛例示的相同功能之导电材料。
然后,图案化所述下电极材料108以形成用于MEMS元件之电极110的最终电极几何形状,如第1C图所示。所述图案化可利用在CMOS BEOL处理中执行的传统图案化来进行。例如,可沉积光阻并显影以产生光罩。然后,将所述下电极材料108未受到光罩覆盖的部分暴露在蚀刻剂中以除去部分的所述下电极材料108。然后,可除去所述光罩而余留下所述最终电极几何形状。
在下一个制造阶段中,第1D图,可沉积一第二介电层112。在一实施例中,所述第二介电层112可包含SiO2二氧化硅。在另一实施例中,所述第二介电层112可包含PE-TEOS(电浆增强之四乙氧基硅烷)、HDP SiO2(高密度电浆二氧化硅)或用来在CMP之前进行缝隙填充的任何典型AlCu铝铜BEOL材料。所述第二介电层112的厚度取决于所述下电极材料108与所述第二介电层112间的蚀刻选择性。例如,在一实施例中,所述下电极材料108可包含TiN氮化钛,而所述第二介电层可包含SiO2二氧化硅。在所述范例中,因为CMP所使用的化学品之选择性,SiO2二氧化硅对TiN氮化钛的厚度比是3:1。所述第二介电层112的厚度经控制以提供充分的缝隙填充与研磨边缘化(marginality),例如所述电极110高度之约1倍至约1.5倍。例如,HDP‑氧化物的厚度可介于约13000埃至约25000埃之间,例如约14000埃或约20000埃。沉积所述第二介电层112以确保没有孔洞或缝隙形成在所述电极110之间。所述第二介电层112可以PE‑SiO2、HDP SiO2或PE‑TEOS之单一步骤沉积法来沉积。或者,所述第二介电层112可以多层结构来沉积,例如沉积HDP‑SiO2,接着沉积PE‑TEOS,例如在铝BEOL CMOS内连线中常用者。在运用多层结构作为所述第二介电层112的实施例中,所述下层的厚度可介于约1微米至约2微米间,例如约1.4微米,以充份填充相邻电极110之间的缝隙。
所述处理之下一个步骤,在第1E图中图示,透过CMP执行所述氧化物镶嵌步骤。CMP后所述电极110的目标厚度介于约2000埃至约2500埃之间。CMP利用标准氧化物CMP研磨浆来执行,在CMP之后以氨水洗涤。在CMP处理期间,除去一部分的第二介电层112以及一部分的电极110两者,留下经过研磨的电极114。在一实施例中,除去约500埃至约1000埃之间的电极110。
然后利用封装层116封装所述最终的研磨电极114,如第1F图所图示。在一实施例中,所述封装层116可包含绝缘材料。可用传统沉积方法来沉积所述封装层116,例如电浆增强化学气相沉积(PECVD)及旋涂介电沉积,仅举几例。在另一实施例中,所述封装层116可包含薄的PECVD SiO2层。
在沉积所述封装层116后,可在所述封装层上形成所述悬臂式开关118,如第1G图所图示。为了形成所述悬臂式开关118,暴露所述最终的研磨电极114的其中之一,以提供直接电气连接至所述悬臂式开关118的悬臂,并暴露第二最终研磨电极114作为所述悬臂的接触电极,以在所述悬臂处于拉进位置(pulled‑in position)时产生接触。
在暴露所选择的所述最终研磨电极114后,通过沉积并图案化所述导电材料继续所述悬臂式开关118的制造,所述导电材料在固定与拉进位置两者上连接所述悬臂与所述最终研磨电极。第一牺牲材料经沉积并图案化成为所述凹孔之形状,所述悬臂式开关118最终会留驻在所述凹孔中。然后,沉积并图案化用于所述悬臂的导电材料以形成所述悬臂。接着,第二牺牲层经沉积并图案化成为所述凹孔之形状,所述悬臂式开关118最终会留驻在所述凹孔中。接着,如果需要的话,可沉积并图案化封装层(取决于用来除去所述牺牲层的蚀刻剂之输入位置)。然后,除去所述牺牲层以释放所述悬臂,并且密封所述封装层以留下所述悬臂式开关118。将所述悬臂式开关118与至少一个拉进电极和至少一个接触电极隔开。之后,可继续具有悬臂式开关118嵌入在CMOS BEOL中的CMOS BEOL处理之典型处理流程。
所述第二实施例调整介层洞钨插塞(W‑plug)内连线,以形成单镶嵌系统以制造经CMP的电极,如第2A图至第2E图所图示。所述第二实施例包含为所述电极产生层图案而非介层洞图案。所述电极图案经蚀刻成为沟槽,往下至所述下层金属内连线构件200。应了解,虽然下文描述参考钨插塞处理,但在此讨论之所有实施例均可应用在铜双镶嵌处理上,而所述铜填充介层洞和铜填充沟槽用来提供层之间的内连线。
在第2A图中,所述介层洞201经图案化至所述内金属介电层204内。所述介层洞201可经局部调整以形成用于所述悬臂之拉进电极的所述沟槽202,同时留下所述接触与定锚介层洞201,如设计规则所默认般。
然后,继续所述BEOL钨插塞处理,如第2B图与第2C图所图示。可在所述介层洞201与沟槽202内沉积所述插塞内衬206,并且可在所述插塞内衬206与所述内金属介电层204上沉积所述电极层208。应了解所述介层洞201与沟槽202以所述插塞内衬206与所述电极层208的材料来填充。因此,一旦所述电极层208受到CMP,所述电极层208的材料仍会存在于所述介层洞201与沟槽202内。在一实施例中,所述插塞内衬206可包含钨。在另一实施例中,所述插塞内衬206可包含钛。在另一实施例中,所述插塞内衬206可包含氮化钛。在另一实施例中,所述插塞内衬206可包含钛/氮化钛双层堆迭。在一实施例中,所述电极层208可包含钨。在一实施例中,所述电极层208可包含钛。在另一实施例中,所述电极层208可包含氮化钛。应了解所述插塞内衬206与所述电极层208也可包含其他导电材料。然后,将所述电极层208进行CMP,如第2C图所图示,以在所述两金属层之间形成所述内连线,使得所述MEMS电极210可保留下来。
在第2D图中,可沉积薄的介电层212。所述介电层212可包含任何惯用在CMOS BEOL处理中的传统介电材料,例如氧化硅、氮化硅、氮氧化硅及以上物质之组合物。在一实施例中,沉积PECVD SiO2层作为所述介电层212,以覆盖所述MEMS电极210。
第2E图图示最终释出的MEMS悬臂式214,所述MEMS悬臂式在具有埋藏的拉进电极218和接触电极220的所述定锚216处连接,所述接触电极220可如上述关于第1G图所述般制造。
有一些与所述第二实施例所示方法相关的风险,所述风险会如下述冲击具有平坦化电极的益处。如果CMP未被妥善控制,则所述标准介层洞201与所述大电极沟槽202间的凹陷差异可能会大到使后来的层与所述凹陷电极之间的阶梯高度差抵销平坦化所述电极之作法的益处。此外,形成所述沟槽202时,在所述介层洞蚀刻期间之显著过蚀刻会导致凹陷往下深入所述下层金属内连线层的侧壁。此风险由此方案的第三实施例来减轻。
所述第三实施例使用双镶嵌方法来形成所述经CMP的电极,如第3A图至第3F图所图示。此实施例改善所述第二实施例并利用Cu双镶嵌技术的知识来形成所述内连线介层洞。
第3A图和第3B图图示利用先形成介层洞302的方法,连同后续含有所述电极设计的沟槽304来形成钨双镶嵌内连线。首先,通过蚀刻所述内金属介电层306来形成所述介层洞302,以暴露出所述下层金属内连线308。之后,通过蚀刻至预定深度但不暴露出所述下层金属内连线308的方式,将所述沟槽304蚀刻进入所述内金属介电层306中。所述内金属介电层306与所述金属内连线308可包含用于CMOS BEOL处理中的传统材料。
第3C图透过内衬与主体层沉积继续典型的钨插塞处理。如第3C图所示,内衬层(或内衬层堆迭)经沉积在所述介层洞302、所述沟槽304内,并可能沿着所述内金属介电层306的上表面。之后,可在所述介层洞302内沉积所述主体层以填充所述介层洞302,并且沉积在所述沟槽304内以填充所述沟槽304,以及沉积在所述内金属介电层306与内衬(如果沿着所述内金属介电层306存在的话)上,做为导电层310。在一实施例中,所述内衬层可包含钛。在另一实施例中,所述内衬层可包含氮化钛。在另一实施例中,所述内衬层可包含钨。在另一实施例中,所述内衬层可包含导电材料。在另一实施例中,所述内衬层可包含钛/氮化钛堆迭。在一实施例中,所述主体材料可包含一种材料,所述材料选自由钨、钛、氮化钛、铜、铝及以上材料之组合物所组成的群组。
如第3D图所示,然后利用CMP回蚀所述导电层310,以便留下所述MEMS电极312,并且再次暴露出所述内金属介电层306。在第3E图中,可在所述MEMS电极上沉积封装层314。在一实施例中,所述封装层314可包含一种材料,所述材料选自由氧化硅、氮化硅、氮氧化硅及以上材料之组合物所组成的群组。在一实施例中,可利用在CMOS BEOL处理中常见的任何传统方法来沉积所述封装层314。所述封装层314封装所述MEMS电极312以及所述内金属介电层306。在一实施例中,所述封装层314包含沉积的薄的PECVD SiO2层,以覆盖所述MEMS电极312。第3F图图示所述最终释出的MEMS悬臂316,所述悬臂可以上述关于第1G图所述方法来制造。
如同所述第二实施例般,有一些与此方法相关的风险,所述风险在Cu双镶嵌处理上是常见的,但先形成介层洞或先形成沟槽的方法经完全理解并可掌控。如同所述第二实施例,最大的风险是钨填充和随后的CMP。
第4A图至第4E图图示铜BEOL处理之各个生产阶段的MEMS悬臂式元件400。首先,通过蚀刻所述内金属介电层402来形成介层洞404,以暴露出所述下层金属内连线401。之后,通过蚀刻至预定深度但不暴露出所述下层金属内连线401的方法,将所述沟槽406蚀刻进入所述内金属介电层402。所述内金属介电层402与所述金属内连线401可包含用于铜CMOS BEOL处理中的传统材料。
在所述介层洞404、所述沟槽406内,并可能沿着所述内金属介电层402的上表面沉积内衬层(或内衬层堆迭)。之后,可在所述介层洞404内沉积所述主体层以填充所述介层洞404,并且沉积在所述沟槽406内以填充所述沟槽406,以及沉积在所述内金属介电层402与内衬(如果沿着所述内金属介电层402存在的话)上,作为导电层。
然后利用CMP回蚀所述导电层,以便留下所述MEMS电极408,并且再次暴露出所述内金属介电层402。可在所述MEMS电极上沉积封装层410。在一实施例中,所述封装层410可包含一种材料,所述材料选自由氧化硅、氮化硅、氮氧化硅及以上材料之组合物所组成的群组。在一实施例中,可利用在CMOS BEOL处理中常见的任何传统方法来沉积所述封装层410。所述封装层410封装所述MEMS电极408以及所述内金属介电层402。在一实施例中,所述封装层410包含薄的PECVD SiO2层,沉积所述薄的PECVD SiO2层以覆盖所述MEMS电极312。第4E图图示所述最终释出的MEMS悬臂412,所述MEMS悬臂可以上述关于第1G图所述方法来制造。
在CMOS BEOL系统中使用CMP处理来平坦化所述下电极有诸多优势。所述电极空间经完全嵌入并平坦化,改善所述MEMS元件的机械性能,所述MEMS元件设计有更大的自由度,并且使用产业标准氧化物CMP技术。因此,得到一种制造MEMS元件的方法,其中所述下电极被平坦化但并不折中所述MEMS元件的结构完整性。
虽然前述针对本发明实施例,但本发明的其他及进一步实施例可在不背离本发明之基本范围下设计出,而本发明之范围由后附权利要求书所决定。

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1、(10)申请公布号 CN 102858681 A(43)申请公布日 2013.01.02CN102858681A*CN102858681A*(21)申请号 201180020735.5(22)申请日 2011.02.2561/309,387 2010.03.01 USB81C 1/00(2006.01)(71)申请人卡文迪什动力有限公司地址美国加利福尼亚州(72)发明人约瑟夫达米安戈登拉西托马斯L麦圭尔维克拉姆乔希丹尼斯J约斯特(74)专利代理机构北京律诚同业知识产权代理有限公司 11006代理人徐金国 钟强(54) 发明名称用于微机电系统的化学机械研磨处理流程(57) 摘要本发明大体而言涉及。

2、互补式金属氧化物半导体(CMOS)后段(BEOL)处理中微机电系统(MEMS)悬臂式开关(cantilever switch)的形成。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在下层结构的介层洞(via)或沟槽内。然后利用化学机械研磨或平坦化(CMP)处理将用于所述下电极的过量材料平坦化。接下来在所述平坦化的下电极上形成所述悬臂式开关。(30)优先权数据(85)PCT申请进入国家阶段日2012.10.24(86)PCT申请的申请数据PCT/US2011/026167 2011.02.25(87)PCT申请的公布数据WO2011/109231 EN 。

3、2011.09.09(51)Int.Cl.权利要求书2页 说明书6页 附图11页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书 2 页 说明书 6 页 附图 11 页1/2页21.一种方法,所述方法包含:在一基板上沉积一或多个导电层,所述基板拥有一第一介电层,所述第一介电层具有延伸穿过所述第一介电层间至下层内连线结构的介层洞;图案化所述一或多个导电层以暴露出所述第一介电层的至少一部分;在所述图案化的一或多个导电层以及所述暴露出的第一介电层上沉积一第二介电层;化学机械研磨所述第二介电层与所述图案化的导电层之至少一部分,以产生经研磨的电极;封装所述第一介电层与所述经研磨的电极;。

4、以及形成一悬臂式元件,所述悬臂式元件与所述经研磨的电极之至少一部分电气接触。2.如权利要求第1项所述之方法,其中所述一或多个导电层包含复数个层,所述复数个层含有:一第一导电层;以及一第二导电层,具有比所述第一导电层高的片电阻。3.如权利要求第2项所述之方法,其中所述第一导电层包含铝铜,且所述第二导电层包含氮化钛。4.如权利要求第3项所述之方法,其中所述第一导电层经沉积至介于约5000埃至约9000埃之间的一厚度,且所述第二导电层经沉积至介于约2000埃至约3500埃之间的一厚度。5.如权利要求第1项所述之方法,其中所述第二介电层包含二氧化硅。6.如权利要求第1项所述之方法,其中所述化学机械研磨。

5、包含除去约2000埃至约3500埃之间的所述一或多个图案化导电层。7.如权利要求第1项所述之方法,其中所述第二介电层包含高密度电浆沉积的四乙氧基硅烷。8.如权利要求第1项所述之方法,其中所述沉积所述第二介电层包含沉积多个介电层。9.如权利要求第8项所述之方法,其中所述多个介电层包含一HDP-SiO2层与一PE-TEOS层。10.一种方法,所述方法包含:形成复数个介层洞,所述复数个介层洞穿透形成在一基板上的一介电层,以暴露出一或多个内连线构件;调整所述复数个介层洞的一或多个介层洞以形成一或多个沟槽;在所述介电层上、所述暴露出的一或多个内连线构件上以及所述复数个介层洞与所述一或多个沟槽两者内沉积一。

6、或多个导电层;化学机械研磨所述一或多个导电层,以暴露出所述介电层的至少一部分并形成MEMS(微机电系统)电极;封装所述介电层与所述MEMS电极;以及形成一悬臂式元件,所述悬臂式元件与所述MEMS电极的至少一者电气接触。11.如权利要求第10项所述之方法,其中所述一或多个导电层包含复数个层,所述复权 利 要 求 书CN 102858681 A2/2页3数个层含有:一或多个内衬层;以及一主体层。12.如权利要求第11项所述之方法,其中所述一或多个内衬层包含钛,且所述主体层选自由铜、钨及以上物质之组合物所组成的群组。13.如权利要求第12项所述之方法,其中所述一或多个内衬层包含一钛层,且一氮化钛层覆。

7、于所述钛层上。14.如权利要求第10项所述之方法,其中至少一沟槽相邻两个介层洞设置,所述两个介层洞与所述至少一沟槽隔开。15.如权利要求第10项所述之方法,其中所述悬臂式元件与设置在所述一或多个沟槽内的所述MEMS电极隔开。16.如权利要求第15项所述之方法,其中所述悬臂式元件与设置在所述复数个介层洞内的至少一MEMS电极隔开。17.一种方法,所述方法包含:形成一或多个介层洞,所述一或多个介层洞穿透一第一介电层,以暴露出一或多个内连线构件;在所述第一介电层内形成一或多个沟槽,使得所述一或多个沟槽与一或多个介层洞连接;在具有一第一材料之所述一或多个介层洞内、所述一或多个沟槽内以及所述第一介电层上。

8、沉积一或多个导电层;化学机械研磨所述一或多个导电层,以暴露出所述第一介电层并在所述一或多个沟槽内形成一或多个MEMS电极;封装所述第一介电层与所述一或多个MEMS电极;以及形成一悬臂式元件,所述悬臂式元件与所述一或多个MEMS电极电气接触。18.如权利要求第17项所述之方法,其中所述一或多个导电层包含复数个层,所述复数个层含有:一或多个内衬层;以及一主体层。19.如权利要求第18项所述之方法,其中所述一或多个内衬层包含钛,且所述主体层选自由铜、钨及以上物质之组合物所组成的群组。20.如权利要求第19项所述之方法,其中所述一或多个内衬层包含一钛层,且一氮化钛层覆于所述钛层上。权 利 要 求 书C。

9、N 102858681 A1/6页4用于微机电系统的化学机械研磨处理流程技术领域0001 本发明实施例大体而言涉及一种微机电系统(MEMS)的形成,所述微机电系统利用化学机械研磨或平坦化(CMP)处理,以形成平坦的下电极配置,使平坦的MEMS技术可以实现。背景技术0002 传统MEMS技术常用化学气相沉积(CVD)或炉处理来沉积牺牲薄膜。所述牺牲薄膜全覆沉积在下层结构上,所述下层结构通常并不具有平坦的下层构形。所述牺牲薄膜有延续下层结构的轮廓之趋势,所述趋势折中所述MEMS元件的结构完整性,因为在MEMS设计上容纳所述牺牲薄膜形成所必须做出的让步。接着,所述MEMS层会在所述牺牲层上产生共形涂。

10、层。明确地说,所述MEMS元件的结构完整性会因为获得平坦的牺牲层之努力而折中。即使对所述牺牲层使用平坦化旋涂薄膜的MEMS处理,仍须承受必须在所述下层电极构形上平坦化的困扰。0003 因此,在此技艺中需要一种制造MEMS元件的方法,在此方法中,平坦化所述下电极但并不折中所述MEMS元件的结构完整性。发明内容0004 本发明大体而言涉及在互补式金属氧化物半导体(CMOS)后段(BEOL)处理中MEMS(微机电系统)悬臂式开关的形成。应了解在此所讨论的开关可以是电阻开关或电容开关。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在所述下层结构的介层洞或沟槽内。

11、。然后利用CMP(化学机械研磨)平坦化用于所述下电极的过量材料。接下来在所述平坦化的下电极上形成所述悬臂式开关。0005 在一实施例中,公开一种方法。所述方法包含在基板上沉积一或多个导电层。所述基板拥有第一介电层,所述第一介电层具有延伸穿过所述第一介电层间至下层内连线结构的介层洞。所述一或多个导电层填充所述介层洞。所述方法也包含图案化所述一或多个导电层以暴露出所述第一介电层的至少一部分。所述方法另包含在所述图案化的一或多个导电层以及所述暴露出的第一介电层上沉积第二介电层。所述方法也包含化学机械研磨所述第二介电层与所述图案化的导电层之至少一部分,以产生经研磨的电极。所述方法另包含封装所述第一介电。

12、层与所述经研磨的电极,以及形成悬臂式元件,所述悬臂式元件与所述经研磨的电极之至少一部分电气接触。0006 在另一实施例中,公开一种方法。所述方法包含形成复数个介层洞,所述介层洞穿透形成在基板上的介电层,以暴露出一或多个内连线构件。所述方法也包含调整所述复数个介层洞的一或多个介层洞以形成一或多个沟槽。所述方法另包含在所述介电层上、所述暴露出的一或多个内连线构件上以及所述复数个介层洞与所述一或多个沟槽两者内沉积一或多个导电层。所述方法也包含化学机械研磨所述一或多个导电层,以暴露出所述介电层的至少一部分并形成MEMS电极。所述方法另包含封装所述介电层与所述MEMS电极。所说 明 书CN 102858。

13、681 A2/6页5述方法也包含形成悬臂式元件,所述悬臂式元件与所述MEMS电极的至少一者电气接触。0007 在另一实施例中,公开一种方法。所述方法包含形成一或多个介层洞,所述介层洞穿透第一介电层,以暴露出一或多个内连线构件。所述方法也包含在所述第一介电层内形成一或多个沟槽,使得所述一或多个沟槽与一或多个介层洞连接。所述方法另包含在具有第一材料之所述一或多个介层洞内、所述一或多个沟槽内以及所述第一介电层上沉积一或多个导电层。所述方法也包含化学机械研磨所述一或多个导电层,以暴露出所述第一介电层并在所述一或多个沟槽内形成一或多个MEMS电极。所述方法另包含封装所述第一介电层与所述一或多个MEMS电。

14、极。所述方法也包含形成悬臂式元件,所述悬臂式元件与所述一或多个MEMS电极电气接触。附图说明0008 因此可以详细了解上述本发明之特征结构的方式,即对本发明更明确的描述,上述简短地概述,可通过参考某些在附图中所示出的实施例来得到。但是应注意的是,附图仅图示本发明之一般实施例,因此不应视为是对本发明范围之限制,因为本发明可允许其他等效实施例。0009 第1A图至第1G图根据一实施例图示各个生产阶段的MEMS悬臂式元件。0010 第2A图至第2E图根据另一实施例图示各个生产阶段的MEMS悬臂式元件。0011 第3A图至第3F图根据另一实施例图示各个生产阶段的MEMS悬臂式元件。0012 第4A图至。

15、第4E图图示铜BEOL处理之各个生产阶段的MEMS悬臂式元件。0013 为了促进了解,尽可能使用相同的元件符号来表示所述图式共有的相同元件。预期到在一实施例中公开的构件与特征可有利地并入其他实施例而不需特别详述。具体实施方式0014 本发明大体而言涉及互补式金属氧化物半导体(CMOS)后段(BEOL)处理中MEMS(微机电系统)悬臂式开关的形成。所述悬臂式开关经形成为与所述结构中的下电极电气交流。所述下电极可全覆沉积并图案化或仅沉积在所述下层结构的介层洞或沟槽内。然后利用CMP(化学机械研磨)平坦化用于所述下电极的过量材料。接下来,在所述平坦化的下电极上形成所述悬臂式开关。0015 在此公开之。

16、实施例描述CMOS BEOL中MEMS悬臂式开关的形成。所述实施例说明在铝或铜BEOL中数种不同的制造选项。但是,此相同方法可用在任何可运用CMP作为平坦化方法的BEOL上。0016 所述第一实施例在第1A图至第1G图中图示。起始点在第1A图中图示,其中一或多个内连线构件102,例如金属或其他导电材料,经由穿透周围的内金属介电层106所形成的介层洞104而暴露出来。在一实施例中,所述一或多个内连线构件102可包含金属,所述金属选自由钛、铜、铝、钨及以上物质之组合物所组成的群组。应了解所述内连线构件102可包含除了金属之外的其他材料,例如氮化钛。所述介层洞104可通过图案化所述内金属介电层106。

17、以除去所述介电材料且留下所述介层洞来形成。所述内金属介电层106可包含用于传统CMOS BEOL处理之任何适合介电材料,例如氮化硅、氧化硅、氮氧化硅及以上物质之组合物。一旦所述介层洞104已形成,可利用导电材料做为所述介层洞104的内衬,例如说 明 书CN 102858681 A3/6页6钛、铝、钨、铜、氮化钛及以上物质之组合物。作为所述介层洞104的内衬之特定材料可包含用来在CMOS BEOL结构中填充介层洞的任何传统材料。0017 在第1B图中,所述下电极材料108大量沉积在所述具内衬的介层洞内以及所述内金属介电层106上。在一实施例中,所述下电极材料108可包含氮化钛。应了解可使用能够进。

18、行化学机械研磨的任何导电材料,包含已能精确掌控的多堆迭技术。在一实施例中,所述下电极材料108可包含钛氮化钛堆迭。所述下电极材料108的厚度因应后续CMP做调整。所述下电极材料108经选择以拥有预期电阻。在一实施例中,所述下电极材料108包含单一层预定材料,例如氮化钛。在另一实施例中,所述下电极材料108可以是复合薄膜,由堆迭之多个层组成,所述多个层共同拥有预期的电阻。例如,所述堆迭可包含钛氮化钛铝铜氮化钛堆迭。所述堆迭最顶层的最终厚度应足够厚以承受后续的CMP步骤。在CMP处理中,一部分的下电极材料108会被除去。因此,所述下电极材料108应足够厚以余留足够的材料作为下电极。在一实施例中,所。

19、述最顶层(即上述堆迭范例中的氮化钛)的厚度可介于约2000埃至约3500埃之间。在所述下电极材料108为单一层的实施例中,所述下电极材料108可沉积至约2000埃至约3500埃之间的厚度。0018 应控制所述下电极材料108的厚度以符合某些电气需求,例如片电阻(sheetresistance)。当所述下电极材料108包含多层堆迭时,所述多层堆迭上具有铝铜与氮化钛,所述铝铜层提供所述电极之特定电阻,而所述氮化钛作用为导电蚀刻终止层,所述导电蚀刻终止层的电阻比铝高很多(因此,铝界定所述电极的电阻,而不论氮化钛的厚度为何)。氮化钛的适当厚度可介于约2000埃至约3500埃之间,例如约3000埃。在研。

20、磨期间,大部分,如果非全部,的氮化钛会被除去,仅留下所述铝铜。所述铝铜层的适当厚度可介于约5000埃至约9000埃之间,例如约6500埃。如果需改变电阻,可将所述铝铜与所述氮化钛的厚度分别增加至约10000埃与4000埃至5000埃。0019 当所沉积的堆迭为铝铜氮化钛堆迭时,所述氮化钛可作用为蚀刻终止层。因此,所述氮化钛为导电蚀刻终止层。所述铝铜是电极,而所述氮化钛保护实际的镶嵌下电极(即Al-Cu),因为所述实际的电极无法轻易进行化学机械研磨。使用沉积在铝铜镶嵌结构上之氮化钛做为蚀刻终止材料的益处在于所述蚀刻终止材料是导电的,同时额外保护所述实际的电极。因此,可维持预期的导电性,并且不损及。

21、所述电极材料。另一益处在于所述电极的铝-铜材料无法轻易进行化学机械研磨,这会使CMP步骤期间回蚀所述电极材料变得十分困难。通过使用铝铜作为电极材料,然后在所述铝铜上堆迭氮化钛,所述氮化钛(所述氮化钛较容易进行化学机械研磨)可在所述介电层的CMP期间反平坦化。因此,所述氮化钛提供CMP步骤弹性,这是作为电极的铝铜材料完全无法做到的。应了解所述导电蚀刻终止层并不一定要是氮化钛,而可以是能够执行氮化钛例示的相同功能之导电材料。0020 然后,图案化所述下电极材料108以形成用于MEMS元件之电极110的最终电极几何形状,如第1C图所示。所述图案化可利用在CMOS BEOL处理中执行的传统图案化来进行。

22、。例如,可沉积光阻并显影以产生光罩。然后,将所述下电极材料108未受到光罩覆盖的部分暴露在蚀刻剂中以除去部分的所述下电极材料108。然后,可除去所述光罩而余留下所述最终电极几何形状。0021 在下一个制造阶段中,第1D图,可沉积一第二介电层112。在一实施例中,所述第二介电层112可包含SiO2二氧化硅。在另一实施例中,所述第二介电层112可包含PE说 明 书CN 102858681 A4/6页7TEOS(电浆增强之四乙氧基硅烷)、HDP SiO2(高密度电浆二氧化硅)或用来在CMP之前进行缝隙填充的任何典型AlCu铝铜BEOL材料。所述第二介电层112的厚度取决于所述下电极材料108与所述第。

23、二介电层112间的蚀刻选择性。例如,在一实施例中,所述下电极材料108可包含TiN氮化钛,而所述第二介电层可包含SiO2二氧化硅。在所述范例中,因为CMP所使用的化学品之选择性,SiO2二氧化硅对TiN氮化钛的厚度比是3:1。所述第二介电层112的厚度经控制以提供充分的缝隙填充与研磨边缘化(marginality),例如所述电极110高度之约1倍至约1.5倍。例如,HDP-氧化物的厚度可介于约13000埃至约25000埃之间,例如约14000埃或约20000埃。沉积所述第二介电层112以确保没有孔洞或缝隙形成在所述电极110之间。所述第二介电层112可以PE-SiO2、HDP SiO2或PE-。

24、TEOS之单一步骤沉积法来沉积。或者,所述第二介电层112可以多层结构来沉积,例如沉积HDP-SiO2,接着沉积PE-TEOS,例如在铝BEOL CMOS内连线中常用者。在运用多层结构作为所述第二介电层112的实施例中,所述下层的厚度可介于约1微米至约2微米间,例如约1.4微米,以充份填充相邻电极110之间的缝隙。0022 所述处理之下一个步骤,在第1E图中图示,透过CMP执行所述氧化物镶嵌步骤。CMP后所述电极110的目标厚度介于约2000埃至约2500埃之间。CMP利用标准氧化物CMP研磨浆来执行,在CMP之后以氨水洗涤。在CMP处理期间,除去一部分的第二介电层112以及一部分的电极110。

25、两者,留下经过研磨的电极114。在一实施例中,除去约500埃至约1000埃之间的电极110。0023 然后利用封装层116封装所述最终的研磨电极114,如第1F图所图示。在一实施例中,所述封装层116可包含绝缘材料。可用传统沉积方法来沉积所述封装层116,例如电浆增强化学气相沉积(PECVD)及旋涂介电沉积,仅举几例。在另一实施例中,所述封装层116可包含薄的PECVD SiO2层。0024 在沉积所述封装层116后,可在所述封装层上形成所述悬臂式开关118,如第1G图所图示。为了形成所述悬臂式开关118,暴露所述最终的研磨电极114的其中之一,以提供直接电气连接至所述悬臂式开关118的悬臂,。

26、并暴露第二最终研磨电极114作为所述悬臂的接触电极,以在所述悬臂处于拉进位置(pulled-in position)时产生接触。0025 在暴露所选择的所述最终研磨电极114后,通过沉积并图案化所述导电材料继续所述悬臂式开关118的制造,所述导电材料在固定与拉进位置两者上连接所述悬臂与所述最终研磨电极。第一牺牲材料经沉积并图案化成为所述凹孔之形状,所述悬臂式开关118最终会留驻在所述凹孔中。然后,沉积并图案化用于所述悬臂的导电材料以形成所述悬臂。接着,第二牺牲层经沉积并图案化成为所述凹孔之形状,所述悬臂式开关118最终会留驻在所述凹孔中。接着,如果需要的话,可沉积并图案化封装层(取决于用来除去。

27、所述牺牲层的蚀刻剂之输入位置)。然后,除去所述牺牲层以释放所述悬臂,并且密封所述封装层以留下所述悬臂式开关118。将所述悬臂式开关118与至少一个拉进电极和至少一个接触电极隔开。之后,可继续具有悬臂式开关118嵌入在CMOS BEOL中的CMOS BEOL处理之典型处理流程。0026 所述第二实施例调整介层洞钨插塞(W-plug)内连线,以形成单镶嵌系统以制造经CMP的电极,如第2A图至第2E图所图示。所述第二实施例包含为所述电极产生层图案而非介层洞图案。所述电极图案经蚀刻成为沟槽,往下至所述下层金属内连线构件200。应了说 明 书CN 102858681 A5/6页8解,虽然下文描述参考钨插。

28、塞处理,但在此讨论之所有实施例均可应用在铜双镶嵌处理上,而所述铜填充介层洞和铜填充沟槽用来提供层之间的内连线。0027 在第2A图中,所述介层洞201经图案化至所述内金属介电层204内。所述介层洞201可经局部调整以形成用于所述悬臂之拉进电极的所述沟槽202,同时留下所述接触与定锚介层洞201,如设计规则所默认般。0028 然后,继续所述BEOL钨插塞处理,如第2B图与第2C图所图示。可在所述介层洞201与沟槽202内沉积所述插塞内衬206,并且可在所述插塞内衬206与所述内金属介电层204上沉积所述电极层208。应了解所述介层洞201与沟槽202以所述插塞内衬206与所述电极层208的材料来。

29、填充。因此,一旦所述电极层208受到CMP,所述电极层208的材料仍会存在于所述介层洞201与沟槽202内。在一实施例中,所述插塞内衬206可包含钨。在另一实施例中,所述插塞内衬206可包含钛。在另一实施例中,所述插塞内衬206可包含氮化钛。在另一实施例中,所述插塞内衬206可包含钛氮化钛双层堆迭。在一实施例中,所述电极层208可包含钨。在一实施例中,所述电极层208可包含钛。在另一实施例中,所述电极层208可包含氮化钛。应了解所述插塞内衬206与所述电极层208也可包含其他导电材料。然后,将所述电极层208进行CMP,如第2C图所图示,以在所述两金属层之间形成所述内连线,使得所述MEMS电极。

30、210可保留下来。0029 在第2D图中,可沉积薄的介电层212。所述介电层212可包含任何惯用在CMOS BEOL处理中的传统介电材料,例如氧化硅、氮化硅、氮氧化硅及以上物质之组合物。在一实施例中,沉积PECVD SiO2层作为所述介电层212,以覆盖所述MEMS电极210。0030 第2E图图示最终释出的MEMS悬臂式214,所述MEMS悬臂式在具有埋藏的拉进电极218和接触电极220的所述定锚216处连接,所述接触电极220可如上述关于第1G图所述般制造。0031 有一些与所述第二实施例所示方法相关的风险,所述风险会如下述冲击具有平坦化电极的益处。如果CMP未被妥善控制,则所述标准介层洞。

31、201与所述大电极沟槽202间的凹陷差异可能会大到使后来的层与所述凹陷电极之间的阶梯高度差抵销平坦化所述电极之作法的益处。此外,形成所述沟槽202时,在所述介层洞蚀刻期间之显著过蚀刻会导致凹陷往下深入所述下层金属内连线层的侧壁。此风险由此方案的第三实施例来减轻。0032 所述第三实施例使用双镶嵌方法来形成所述经CMP的电极,如第3A图至第3F图所图示。此实施例改善所述第二实施例并利用Cu双镶嵌技术的知识来形成所述内连线介层洞。0033 第3A图和第3B图图示利用先形成介层洞302的方法,连同后续含有所述电极设计的沟槽304来形成钨双镶嵌内连线。首先,通过蚀刻所述内金属介电层306来形成所述介层。

32、洞302,以暴露出所述下层金属内连线308。之后,通过蚀刻至预定深度但不暴露出所述下层金属内连线308的方式,将所述沟槽304蚀刻进入所述内金属介电层306中。所述内金属介电层306与所述金属内连线308可包含用于CMOS BEOL处理中的传统材料。0034 第3C图透过内衬与主体层沉积继续典型的钨插塞处理。如第3C图所示,内衬层(或内衬层堆迭)经沉积在所述介层洞302、所述沟槽304内,并可能沿着所述内金属介电层306的上表面。之后,可在所述介层洞302内沉积所述主体层以填充所述介层洞302,并且沉积在所述沟槽304内以填充所述沟槽304,以及沉积在所述内金属介电层306与内衬说 明 书CN。

33、 102858681 A6/6页9(如果沿着所述内金属介电层306存在的话)上,做为导电层310。在一实施例中,所述内衬层可包含钛。在另一实施例中,所述内衬层可包含氮化钛。在另一实施例中,所述内衬层可包含钨。在另一实施例中,所述内衬层可包含导电材料。在另一实施例中,所述内衬层可包含钛氮化钛堆迭。在一实施例中,所述主体材料可包含一种材料,所述材料选自由钨、钛、氮化钛、铜、铝及以上材料之组合物所组成的群组。0035 如第3D图所示,然后利用CMP回蚀所述导电层310,以便留下所述MEMS电极312,并且再次暴露出所述内金属介电层306。在第3E图中,可在所述MEMS电极上沉积封装层314。在一实施。

34、例中,所述封装层314可包含一种材料,所述材料选自由氧化硅、氮化硅、氮氧化硅及以上材料之组合物所组成的群组。在一实施例中,可利用在CMOS BEOL处理中常见的任何传统方法来沉积所述封装层314。所述封装层314封装所述MEMS电极312以及所述内金属介电层306。在一实施例中,所述封装层314包含沉积的薄的PECVD SiO2层,以覆盖所述MEMS电极312。第3F图图示所述最终释出的MEMS悬臂316,所述悬臂可以上述关于第1G图所述方法来制造。0036 如同所述第二实施例般,有一些与此方法相关的风险,所述风险在Cu双镶嵌处理上是常见的,但先形成介层洞或先形成沟槽的方法经完全理解并可掌控。。

35、如同所述第二实施例,最大的风险是钨填充和随后的CMP。0037 第4A图至第4E图图示铜BEOL处理之各个生产阶段的MEMS悬臂式元件400。首先,通过蚀刻所述内金属介电层402来形成介层洞404,以暴露出所述下层金属内连线401。之后,通过蚀刻至预定深度但不暴露出所述下层金属内连线401的方法,将所述沟槽406蚀刻进入所述内金属介电层402。所述内金属介电层402与所述金属内连线401可包含用于铜CMOS BEOL处理中的传统材料。0038 在所述介层洞404、所述沟槽406内,并可能沿着所述内金属介电层402的上表面沉积内衬层(或内衬层堆迭)。之后,可在所述介层洞404内沉积所述主体层以填。

36、充所述介层洞404,并且沉积在所述沟槽406内以填充所述沟槽406,以及沉积在所述内金属介电层402与内衬(如果沿着所述内金属介电层402存在的话)上,作为导电层。0039 然后利用CMP回蚀所述导电层,以便留下所述MEMS电极408,并且再次暴露出所述内金属介电层402。可在所述MEMS电极上沉积封装层410。在一实施例中,所述封装层410可包含一种材料,所述材料选自由氧化硅、氮化硅、氮氧化硅及以上材料之组合物所组成的群组。在一实施例中,可利用在CMOS BEOL处理中常见的任何传统方法来沉积所述封装层410。所述封装层410封装所述MEMS电极408以及所述内金属介电层402。在一实施例中。

37、,所述封装层410包含薄的PECVD SiO2层,沉积所述薄的PECVD SiO2层以覆盖所述MEMS电极312。第4E图图示所述最终释出的MEMS悬臂412,所述MEMS悬臂可以上述关于第1G图所述方法来制造。0040 在CMOS BEOL系统中使用CMP处理来平坦化所述下电极有诸多优势。所述电极空间经完全嵌入并平坦化,改善所述MEMS元件的机械性能,所述MEMS元件设计有更大的自由度,并且使用产业标准氧化物CMP技术。因此,得到一种制造MEMS元件的方法,其中所述下电极被平坦化但并不折中所述MEMS元件的结构完整性。0041 虽然前述针对本发明实施例,但本发明的其他及进一步实施例可在不背离本发明之基本范围下设计出,而本发明之范围由后附权利要求书所决定。说 明 书CN 102858681 A1/11页10图1A图1B说 明 书 附 图CN 102858681 A10。

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