一种多维相似压缩电路.pdf

本发明公开了一种多维相似压缩电路，包括第一转换阵列电路、第二转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发器、M个异或运算电路、控制信号输入端及时钟信号输入端。本发明能够实现测试图形压缩，并且压缩率高。

1.  一种多维相似压缩电路，其特征在于，包括第一转换阵列电路(2)、第二转换阵列电路(1)、第一种子信号输入端、第二种子信号输入端、M个多通路选择器(5)、M个D触发器(6)、M个异或运算电路(4)、多路选择器控制信号输入端MUX_sle及时钟信号输入端Clock；
所述第二种子信号输入端的l个输出端与第二转换阵列电路(1)的l个输入端相连接，第二转换阵列电路(1)设有M个输出端，第二转换阵列电路(1)的第h个输出端与第h个多通路选择器(5)的第一输入端相连接，第一个多通路选择器(5)的第二输入端与第M个D触发器(6)的输出端相连接，第f个多通路选择器(5)的第二输入端与第f-1个D触发器(6)的输出端相连接，2≤f≤M，第h个多通路选择器(5)的输出端与第h个D触发器(6)的输入端相连接，1≤h≤M，第h个异或运算电路(4)的第一输入端与第h个D触发器(6)的输出端相连接，时钟信号输入端分别与M个D触发器(6)的控制端相连接，多路选择器控制信号输入端分别与M个多通路选择器(5)的控制端相连接，第一种子信号输入端的m位输出端与第一转换阵列电路(2)的m位输入端相连接，第一转换阵列电路(2)设有M个输出端，第一转换阵列电路(2)上的第h个输出端与第h个异或运算电路(4)的第二输入端相连接，各异或运算电路(4)的输出端与被测电路(3)相连接。

2.  根据权利要求1所述的多维相似压缩电路，其特征在于，所述被测电路(3)设有M个扫描链，第h个异或运算电路(4)的输出端与被测电路(3)中第h个扫描链相连接。

3.  根据权利要求2所述的多维相似压缩电路，其特征在于，第一转换阵列电路(2)的工作过程为：设第一转换阵列电路(2)的输入信号R 为：
R＝[r[1]r[2]...r[m]]^T   (1)
其中，r[a]为第一转换阵列电路(2)的第a位输入端输入的信号，1≤a≤m；
所述第一转换阵列电路(2)的阵列U为：
U=C1C2...Cm-1Cm10...0001...00...............00...10---(2)]]>
则第一转换阵列电路(2)的输出信号X为：
X=Uj*R=x11x12...x1mx21x22...x2m............xm1xm2...xmm---(3)]]>
其中第一转换阵列电路(2)的第i+jm个输出端输出的信号X[i+jm]为：
X[i+jm]=Σk=1mxik=xi1+xi2+...xim---(4)]]>
其中i及j均为自然数，且0＜i≤m，j小于等于被测电路(3)中扫描链的扫描深度，jm≤M，C₁、C₂、…C_m-1及C_m均为本原多项式的系数，式(1)、式(2)、式(3)及式(4)中的运算属于二进制域模为2的运算，式(4)中的“+”表示异或运算。

4.  根据权利要求2所述的多维相似压缩电路，其特征在于，第二转换阵列电路(1)的工作过程为：
当多路选择器控制信号设置为逻辑值0时，第二转换阵列电路(1)的输入信号S为：
S＝[s[1]s[2]...s[l]]^T   (5)
其中s[b]为第二转换阵列电路(1)的第b位输入端输入的信号，1≤b≤l；
第二转换阵列电路(1)的阵列V为：
V=C1C2...Cl-1Cl10...0001...00...............00...10---(6)]]>
则第二转换阵列电路(1)的输出信号Y为：
Y=Vd*S=y11y12...y1ly21y22...y2l............ym1ym2...ymm---(7)]]>
其中，第一转换阵列电路(2)的第n+dl个输出端输出的信号Y[n+dl]为：
Y[n+dl]=Σk=1lynk=yn1+yn2+...ynl---(8)]]>
其中，n及d均为自然数，且0＜n≤l，d小于等于被测电路(3)中扫描链的扫描深度，dl≤M，C₁、C₂、…C_l-1、C_l为本原多项式的系数，式(5)、式(6)、式(7)及式(8)中的运算属于二进制域模为2的运算，式(8)中“+”表示异或运算；
当多路选择器控制信号设置为逻辑值1时，M个D触发器构成移位寄存器，每施加一个时钟信号移位寄存器移位一次，施加M个时钟信号的M个D触发器产生一个循环码的M个信号。

一种多维相似压缩电路
技术领域
本发明属于集成电路设计与测试领域，涉及一种多维相似压缩电路。
背景技术
面向数字逻辑电路对测试压缩率持续递增的需求，本发明提出一种多维相似性测试图形的解压电路，采用两个较短的、转换次数少的种子向量在时间域及空间域的线性解压方法，对每个测试切片或每条扫描链均生成较长的、相似的测试向量，由此组成的多维相似性测试图形应用于数字逻辑电路测试时易于压缩，可同时压缩测试通道数目和扫描输入长度。
以微处理器MPU(Micro Processor Unit)和系统级芯片SoC(System on a Chip)为代表的数字逻辑电路中单元数目持续增加，导致测试数据量不断递增。国际半导体技术行动蓝图ITRS(International Technology Roadmap for Semiconductors)预测服务器类MPU和消费类MPU的测试数据量将分别从2014年的1984Gb和1526Gb增加到2024年的25845Gb和15693Gb，消费类SoC的测试数据量将从2014年的836Gb增加到2024年的13967Gb，可测性设计(Design-for-Test)DFT技术是减少测试数据量的一种有效方法(Test and Equipment,2013Edition[R].International Technology Roadmap for Semiconductors.
http://www.itrs.net/Links/2013ITRS/2013Chapters/2013Test.pdf)。
可测性设计技术一种是确定性测试图形的压缩方法，一种是内建自测试BIST(Built-in-self-test)方法。本项目针对常用的扫描设计后的数字逻辑电路,发明一种确定性测试图形的压缩方法(NB Satyendra, RD Sunil,and MP Emil.On System-on-Chip Testing Using Hybrid Test Vector Compression[J].IEEE Trans.Instr.&Meas.,2014,63(11):2611-2619)。目前常用的测试压缩方法可分为基于Golomb和Huffman(I Bayraktaroglu,A Orailoglu.Concurrent Application of Compaction and Compression for Test Time and Data Volume Reduction in Scan Designs[J].IEEE Trans.Computers,2003,52(11):1480-1489)之类编码的，基于异或门、D触发器的线性解压方法的(KJ Lee,JJ Chen,CH Huang.Using a Single Input to Support Multiple Scan Chains[C].Proc.Int’l Conf.Computer-Aided Design(ICCAD98),IEEE CS Press,1998:74-78)和广播扫描(I Hamzaoglu,JH Patel.Reducing Test Application Time for Full Scan Embedded Cores[C].29th Ann.Int’l Symp.Fault-Tolerant Computing(FTCS 99),IEEE Press,1999:260-267)(P Girard.Survey of Low-Power Testing of VLSI Circuits[J].IEEE Design and Test of Computers,2002,19(3):80-90)。
目前测试压缩水平为几十倍至几百倍，而ITRS 2013预测：服务器类MPU、消费类MPU和消费类SoC的测试压缩率分别需从2014年的389、280和192倍提高到2024年的2628、2009和1114倍(Test and Equipment,2013Edition[R].International Technology Roadmap for Semiconductors.http://www.itrs.net/Links/2013ITRS/2013Chapters/2013Test.pdf)，现有方法难以应付。究其原因，大多数方法囿于测试图形中无关项压缩，而迄今的研究成果是基于测试立方中95％-99％为无关项这一规律(NA Touba.Survey of Test Vector Compression Techniques[J].IEEE Design&Test of Computers,2006,23(4):294-303)，因此能否突破这一规律，探索出测试立方中包含乃至更大程度的相关关系，成为解决测试压缩的关键问题。而且，扫描测试需要更多的外部测试通道驱动 扫描链，扫描输入和输出时间长。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种多维相似压缩电路，该电路能能够实现测试图形压缩，并且压缩率高。
为达到上述目的，本发明所述的多维相似压缩电路包括第一转换阵列电路、第二转换阵列电路、第一种子信号输入端、第二种子信号输入端、M个多通路选择器、M个D触发器、M个异或运算电路、多路选择器控制信号输入端MUX_sle及时钟信号输入端Clock；
所述第二种子信号输入端的l个输出端与第二转换阵列电路的l个输入端相连接，第二转换阵列电路设有M个输出端，第二转换阵列电路的第h个输出端与第h个多通路选择器的第一输入端相连接，第一个多通路选择器的第二输入端与第M个D触发器的输出端相连接，第f个多通路选择器的第二输入端与第f-1个D触发器的输出端相连接，2≤f≤M，第h个多通路选择器的输出端与第h个D触发器的输入端相连接，1≤h≤M，第h个异或运算电路的第一输入端与第h个D触发器的输出端相连接，时钟信号输入端分别与M个D触发器的控制端相连接，多路选择器控制信号输入端分别与M个多通路选择器的控制端相连接，第一种子信号输入端的m位输出端与第一转换阵列电路的m位输入端相连接，第一转换阵列电路设有M个输出端，第一转换阵列电路上的第h个输出端与第h个异或运算电路的第二输入端相连接，各异或运算电路的输出端与被测电路相连接。
所述被测电路设有M个扫描链，第h个异或运算电路的输出端与被 测电路中第h个扫描链相连接。
第一转换阵列电路的工作过程为：设第一转换阵列电路的输入信号R为：
R＝[r[1]r[2]...r[m]]^T   (1)
其中，r[a]为第一转换阵列电路的第a位输入端输入的信号，1≤a≤m；
所述第一转换阵列电路的阵列U为：
U=C1C2...Cm-1Cm10...0001...00...............00...10---(2)]]>
则第一转换阵列电路的输出信号X为：
X=Uj*R=x11x12...x1mx21x22...x2m............xm1xm2...xmm---(3)]]>
其中第一转换阵列电路的第i+jm个输出端输出的信号X[i+jm]为：
X[i+jm]=Σk=1mxik=xi1+xi2+...xim---(4)]]>
其中i及j均为自然数，且0＜i≤m，j小于等于被测电路中扫描链的扫描深度，jm≤M，C₁、C₂、…C_m-1及C_m均为本原多项式的系数，式(1)、式(2)、式(3)及式(4)中的运算属于二进制域模为的运算，式(4)中的“+”表示异或运算。
第二转换阵列电路的工作过程为：
当多路选择器控制信号设置为逻辑值0时，第二转换阵列电路的输 入信号S为：
S＝[s[1]s[2]...s[l]]^T   (5)
其中s[b]为第二转换阵列电路的b位输入端输入的信号，1≤b≤l；
第二转换阵列电路的阵列V为：
V=C1C2...Cl-1Cl10...0001...00...............00...10---(6)]]>
则第二转换阵列电路的输出信号Y为：
Y=Vd*S=y11y12...y1ly21y22...y2l............ym1ym2...ymm---(7)]]>
其中，第一转换阵列电路的第n+dl个输出端输出的信号Y[n+dl]为：
Y[n+dl]=Σk=1lynk=yn1+yn2+...ynl---(8)]]>
其中，n及d均为自然数，且0＜n≤l，d小于等于被测电路中扫描链的扫描深度，dl≤M，C₁、C₁、…C_l-1、C_l为本原多项式的系数，式(5)、式(6)、式(7)及式(8)中的运算属于二进制域模为2的运算，式(8)中“+”表示异或运算；
当多路选择器控制信号设置为逻辑值1时，M个D触发器构成移位寄存器，每施加一个时钟信号，移位寄存器移位一次，当施加M个时钟信号，M个D触发器就产生一个循环码的M个信号。
本发明具有以下有益效果：
本发明所述的多维相似压缩电路在工作时，通过多路选择器控制信号输入端输出的控制信号来各多通路选择器输出的结果，当多路选择器控制信号为逻辑值0时，第二转换阵列电路的输出连接到对应的D触发器中，当多路选择器控制信号为逻辑值1时，M个D触发器构成移位寄存器，每施加一个时钟信号移位寄存器移位一次，M个D触发器的输出依次分别与第二转换阵列电路的M位输出进行异或运算，其结果输出给被测电路中，从而实现测试图形的压缩，另外，通过模拟实验可验证，本发明对84个IWLS 2005Benchmarks的压缩率远高于现有的技术，其中，3个规模最大的Benchamarks(LEON2、LEON3和Netcard)的压缩率均超过2000倍，超过ITRS预测的2022年达到的压缩水平，可满足未来测试压缩率大幅度提高之迫切需求。
附图说明
图1为本发明的结构示意图；
图2为本发明的设计流程图。
其中，1为第二转换阵列电路、2为第一转换阵列电路、3为被测电路、4为异或运算电路、5为多通路选择器、6为D触发器。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的多维相似压缩电路包括第一转换阵列电路2、第二转换阵列电路1、第一种子信号输入端、第二种子信号输入端、M个多通路选择器5、M个D触发器6、M个异或运算电路4、多路选择器控制信号输入端MUX_sle及时钟信号输入端Clock；
所述第二种子信号输入端的l个输出端与第二转换阵列电路1的l个输入端相连接，第二转换阵列电路1设有M个输出端，第二转换阵列电路1的第h个输出端与第h个多通路选择器5的第一输入端相连接，第一个多通路选择器5的第二输入端与第M个D触发器6的输出端相连接，其余第f个多通路选择器5的第二输入端与第f-1个D触发器6的输出端相连接，2≤f≤M，第h个多通路选择器5的输出端与第h个D触发器6的输入端相连接，1≤h≤M，第h个异或运算电路4的第一输入端与第h个D触发器6的输出端相连接，时钟信号输入端分别与M个D触发器6的控制端相连接，多路选择器控制信号输入端分别与M个多通路选择器5的控制端相连接，第一种子信号输入端的m位输出端与第一转换阵列电路2的m位输入端相连接，第一转换阵列电路2设有M个输出端，第一转换阵列电路2上的第h个输出端与第h个异或运算电路4的第二输入端相连接，各异或运算电路4的输出端与被测电路3相连接。
被测电路3设有M个扫描链，第h个异或运算电路4的输出端与被测电路3中第h个扫描链相连接。
第一转换阵列电路2的工作过程为：设第一转换阵列电路2的输入信号R为：
R＝[r[1]r[2]...r[m]]^T   (1)
其中，r[a]为第一转换阵列电路2的j位输入端输入的信号，1≤a≤m；
所述第一转换阵列电路2的阵列U为：
U=C1C2...Cm-1Cm10...0001...00...............00...10---(2)]]>
则第一转换阵列电路2的输出信号X为：
X=Uj*R=x11x12...x1mx21x22...x2m............xm1xm2...xmm---(3)]]>
其中第一转换阵列电路2的第i+jm个输出端输出的信号X[i+jm]为：
X[i+jm]=Σk=1mxik=xi1+xi2+...xim---(4)]]>
其中i及j均为自然数，且0＜i≤m，j小于等于被测电路3中扫描链的扫描深度，jm≤M，C₁、C₂、…C_m-1及C_m均为本原多项式的系数，式(1)、式(2)、式(3)及式(4)中的运算属于二进制域模为2的运算，式(4)中的“+”表示异或运算。
第二转换阵列电路1的工作过程为：
当多路选择器控制信号设置为逻辑值0，第二转换阵列电路1的输入信号S为：
S＝[s[1]s[2]...s[l]]^T   (5)
其中s[b]为第二转换阵列电路1的b位输入端输入的信号，1≤b≤l；
第二转换阵列电路1的阵列V为：
V=C1C2...Cl-1Cl10...0001...00...............00...10---(6)]]>
则第二转换阵列电路1的输出信号Y为：
Y=Vd*S=y11y12...y1ly21y22...y2l............ym1ym2...ymm---(7)]]>
其中，第一转换阵列电路2的第n+dl个输出端输出的信号Y[n+dl]为：
Y[n+dl]=Σk=1lynk=yn1+yn2+...ynl---(8)]]>
其中，n及d均为自然数，且0＜n≤l，d小于等于被测电路3中扫描链的扫描深度，dl≤M，C₁、C₁、…C_l-1、C_l为本原多项式的系数，式(5)、式(6)、式(7)及式(8)中的运算属于二进制域模为2的运算，式(8)中“+”表示异或运算。
当多路选择器控制信号设置为逻辑值1，M个D触发器构成移位寄存器，每施加一个时钟信号，所述移位寄存器移位一次，施加M个时钟信号，M个D触发器就产生一个循环码的M个信号。
本发明的具体工作过程为：
种子输入信号s[1:l]经第二转换阵列电路1转换为M位第一信号Y[1:M]，种子输入信号号r[1:m]经第一转换阵列电路2转换为M位第二信号X[1:M]，M位第一信号分别依次输入到M个多路选择器中，M位第 二信号依次输入到M个异或运算电路4中，当控制信号输入端输出的控制信号MUX_sel的逻辑值为0时，第二转换阵列电路1输出的M位第一信号Y[1:M]分别输入到对应D触发器6的输入端；当控制信号输入端输出的控制信号MUX_sel的逻辑值为1时，M个D触发器6构成移位寄存器，M个D触发器6的输出Q[1:M]依次与第一转换阵列电路2的输出X[1:M]进行异或运算后，其结果输出给被测电路3对应的扫描链中。
采用本发明设计的解压电路可用图2所示的流程实现与分析。先对被测电路3采样可测性设计EDA工具扫描设计，根据要求的压缩率确定图1中转换阵列1和2的输入输出位数l、m和M,然后根据关系式(1)-(6)确定解压电路，再用EDA工具对被测电路3及其解压电路的综合，生成的门级网表再用ATPG工具进行故障模拟，分析压缩率，当故障覆盖率和压缩率达到要求后可得到最终的多维相似压缩电路、测试图形和压缩后的种子向量。