《一种提高钴阻挡层沉积选择比的方法.pdf》由会员分享，可在线阅读，更多相关《一种提高钴阻挡层沉积选择比的方法.pdf（10页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104152863A43申请公布日20141119CN104152863A21申请号201410427394922申请日20140827C23C16/04200601C23C16/06200601H01L21/20520060171申请人上海华力微电子有限公司地址201210上海市浦东新区张江高科技园区高斯路568号72发明人雷通74专利代理机构上海天辰知识产权代理事务所特殊普通合伙31275代理人吴世华林彦之54发明名称一种提高钴阻挡层沉积选择比的方法57摘要本发明公开了一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，通过先采用直接光CVD工艺，。
2、在多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔LOWK介质层的表层致密化，从而明显阻止了钴在多孔LOWK介质层表面的沉积，进一步提高了后续沉积钴阻挡层时钴的沉积选择比，因此，能够降低钴在多孔LOWK介质层上的沉积量，有效减小在集成电路后段工艺流程中铜线间的漏电流。51INTCL权利要求书1页说明书5页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书5页附图3页10申请公布号CN104152863ACN104152863A1/1页21一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，其特征在于，包括以下步骤步骤一提供一晶圆，所。
3、述晶圆表面具有多孔LOWK介质层，所述多孔LOWK介质层布有铜互连线，并经过平坦化处理；步骤二采用直接光CVD工艺，在所述多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，形成致密化的所述多孔LOWK介质层的表层；步骤三对所述晶圆表面进行清洗；步骤四采用CVD工艺在所述多孔LOWK介质层上选择性沉积钴阻挡层，以在所述铜互连线上形成铜扩散阻挡层。2根据权利要求1所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，在进行所述直接光CVD工艺时，所述多孔LOWK介质层的温度为200400。3根据权利要求1所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，在进行所述直接光CVD工艺时。
4、，反应气体为SIH4和N2O。4根据权利要求1所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，在进行所述直接光CVD工艺时，紫外光的波长为175195NM。5根据权利要求14任意一项所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，进行所述直接光CVD工艺的次数为1至多次。6根据权利要求5所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，进行所述直接光CVD工艺的次数为1至3次。7根据权利要求6所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤二中，进行所述直接光CVD工艺的次数为2次。8根据权利要求1所述的提高钴阻挡层沉积选择比的方法，其特征在于，步骤四中，采用C。
5、VD工艺沉积钴阻挡层时，将所述多孔LOWK介质层的温度保持在不低于250。权利要求书CN104152863A1/5页3一种提高钴阻挡层沉积选择比的方法技术领域0001本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种提高作为铜扩散阻挡层的钴膜的沉积选择比的方法。背景技术0002随着CMOS集成电路制造工艺的发展以及关键尺寸的缩小，很多新的材料和工艺被运用到器件制造工艺中，用以改善器件性能。例如，在集成电路后段工艺流程中用铜线取代铝线，极大地降低了互联电阻；同时，采用多孔LOWK低介电常数材料可以实现25以下的介电常数。这些技术都能够有效降低集成电路的RC延迟。0003由于铜极易扩散，因此。
6、，在后段铜互连线经过化学机械研磨之后，会先沉积一层铜扩散阻挡层，然后再进行后续多孔LOWK介质层的沉积，以避免铜向LOWK材料中扩散。0004在28NM以上技术节点，这一层铜扩散阻挡层通常采用氮掺杂碳化硅NDC，K约为53薄膜。请参考图1，图1是NDC薄膜作为铜扩散阻挡层的应用示意图。如图所示，在晶圆衬底图示晶圆已省略上的下层多孔LOWK介质层1中布有铜互连线5，在铜通孔壁处的LOWK材料与铜之间以钽TA或氮化钽TAN阻挡层6相隔离，防止铜向LOWK材料中扩散。在铜互连线5上沉积有一层NDC层2，作为铜扩散阻挡层，然后再在NDC层2薄膜上进行后续上层多孔LOWK介质层3的沉积，以避免铜向上层L。
7、OWK材料中扩散。0005而到了28NM以下技术节点，就会引入以CVD方式生长的钴膜扩散阻挡层。请参考图2，图2是钴扩散阻挡层的应用示意图。如图所示，在沉积NDC层2之前，先在铜互连线5上方处沉积一层钴阻挡层4作为第一层铜扩散阻挡层，然后再在其上继续沉积作为第二层铜扩散阻挡层的NDC层2，之后，再在NDC层2薄膜上进行后续上层多孔LOWK介质层3的沉积。之所以采用钴扩散阻挡层，是因为钴不仅能够更好地阻挡铜的扩散，同时也能防止生产过程中空气中的水汽渗透进入铜层。0006钴阻挡层的引入意味着可以减薄氮掺杂碳化硅NDC薄膜的厚度，这有利于降低整体有效K值。另外，钴与铜具有很好的黏附性，可以极大地改进。
8、产品的可靠性。0007但是，通过CVD工艺，钴膜是以选择性的方式生长在CU铜膜表面上的，即钴在CU表面和多孔LOWK介质层表面上的沉积厚度不同。根据多孔LOWK介质层介电常数的高低和生长条件的不同，一般而言，沉积选择比CU层上钴的厚度/多孔LOWK介质层上钴的厚度在十以上，即钴在CU表面上的沉积厚度是在多孔LOWK介质层表面上的沉积厚度的十倍以上即如图2所示，在铜通孔处的钴膜显示较厚的厚度，而在通孔之间的多孔LOWK介质层表面上未示出钴膜，以表示在此处钴的沉积量较小。钴在介质层上的沉积量越大，意味着铜线间的漏电流越大。所以，我们希望在多孔LOWK介质层上，钴的沉积量尽量小，即沉积选择比尽量大。。
9、因此，如何能够降低钴在多孔LOWK介质层上的沉积量，以有效减小在集成电路后段工艺流程中铜线间的漏电流，成为当前业界的一个重要课题。发明内容说明书CN104152863A2/5页40008本发明的目的在于克服现有技术存在的上述缺陷，提供一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，通过先采用直接光CVD工艺，在多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔LOWK介质层的表层致密化，从而大大阻止了钴在多孔LOWK介质层表面的沉积，进一步提高了后续沉积钴阻挡层时钴的沉积选择比，因此，能够降低钴在多孔LOWK介质层上的沉积量，有效减小在集成电路后段工艺流程。
10、中铜线间的漏电流。0009为实现上述目的，本发明的技术方案如下0010一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，其特征在于，包括以下步骤0011步骤一提供一晶圆，所述晶圆表面具有多孔LOWK介质层，所述多孔LOWK介质层布有铜互连线，并经过平坦化处理；0012步骤二采用直接光CVD工艺，在所述多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，形成致密化的所述多孔LOWK介质层的表层；0013步骤三对所述晶圆表面进行清洗；0014步骤四采用CVD工艺在所述多孔LOWK介质层上选择性沉积钴阻挡层，以在所述铜互连线上形成铜扩散阻挡层。0015在上述技术方案中，本。
11、发明利用了钴在致密化LOWK介质材料表面的沉积选择比大大高于在多孔LOWK介质材料表面的沉积选择比的特性，通过采用直接光CVD工艺，在多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，以使多孔LOWK介质层的表层致密化，而却未改变多孔LOWK介质层的整体疏松多孔特征。因此，采用本发明的技术手段，对器件不会产生不利影响，却可大大提高钴的沉积选择比。0016优选的，步骤二中，在进行所述直接光CVD工艺时，所述多孔LOWK介质层的温度为200400。0017优选的，步骤二中，在进行所述直接光CVD工艺时，反应气体为SIH4和N2O。0018优选的，步骤二中，在进行所述直接光CVD工艺时，紫外光的。
12、波长为175195NM。0019优选的，步骤二中，进行所述直接光CVD工艺的次数为1至多次。0020进一步优选的，步骤二中，进行所述直接光CVD工艺的次数为1至3次。0021更优选的，步骤二中，进行所述直接光CVD工艺的次数为2次。0022优选的，步骤四中，采用CVD工艺沉积钴阻挡层时，将所述多孔LOWK介质层的温度保持在不低于250。0023从上述技术方案可以看出，本发明利用钴在致密化LOWK介质材料表面的沉积选择比大大高于在多孔LOWK介质材料表面的沉积选择比的特性，通过先采用直接光CVD工艺，在多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔LOWK介质层的表层致密化，而并不。
13、改变多孔LOWK介质层的整体疏松多孔特征，从而大大阻止了钴在多孔LOWK介质层表面的沉积，进一步提高了后续沉积钴阻挡层时钴的沉积选择比，因此，能够降低钴在多孔LOWK介质层上的沉积量，有效减小在集成电路后段工艺流程中铜线间的漏电流。附图说明说明书CN104152863A3/5页50024图1是NDC薄膜作为铜扩散阻挡层的应用示意图；0025图2是钴扩散阻挡层的应用示意图；0026图3是本发明一种提高钴阻挡层沉积选择比的方法的流程图；0027图4图8是本发明一实施例中根据图3的方法制作钴阻挡层的器件结构示意图。具体实施方式0028下面结合附图，对本发明的具体实施方式作进一步的详细说明。当然本发明。
14、并不局限于下述具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。0029需要说明的是，在下述的实施例中，利用图4图8的示意图对按本发明的提高钴阻挡层沉积选择比的方法形成的器件结构进行了详细的表述。在详述本发明的实施方式时，为了便于说明，各示意图不依照一般比例绘制并进行了局部放大及省略处理，因此，应避免以此作为对本发明的限定。0030请参阅图3，图3是本发明一种提高钴阻挡层沉积选择比的方法的流程图。同时，请对照参考图4图8，图4图8是本发明一实施例中根据图3的方法制作钴阻挡层的器件结构示意图。图4图8中示意的器件结构，分别与图3中的各制作步骤相对应，以便于对本发明方法的理。
15、解。0031如图3所示，本发明提供了一种提高钴阻挡层沉积选择比的方法，用于集成电路后段工艺中铜扩散阻挡层的制作，包括以下步骤0032如框1所示，提供一晶圆，所述晶圆表面具有多孔LOWK介质层，所述多孔LOWK介质层布有铜互连线，并经过平坦化处理。0033请参考图4，在集成电路后段工艺流程中，在晶圆衬底图示晶圆已省略，下同上沉积的下层多孔LOWK介质层1为与图1、2中现有技术的结构相比较，对相同结构处采用了相同的数字标记，下同中布有铜互连线5，并经过化学机械研磨平坦化处理。在铜互连线5的通孔壁处的LOWK材料与沉积铜之间以钽TA或氮化钽TAN阻挡层6相隔离，防止铜向LOWK材料中扩散。0034如。
16、框2所示，步骤二采用直接光CVD工艺，在所述多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，形成致密化的所述多孔LOWK介质层的表层。0035请参考图5，将上述步骤一中的沉积有下层多孔LOWK介质层1的晶圆放入直接光CVD氧化硅沉积反应腔，采用直接光CVD工艺PHOTOINDUCEDCHEMICALVAPORDEPOSITION，PHOTOCVD，目的是向晶圆的下层多孔LOWK介质层1表面沉积二氧化硅。沉积时采用SIH4和N2O作为反应气体。还要使衬底保持在一定的温度范围内，也就是需要使下层多孔LOWK介质层1保持在200400，以利于沉积反应的发生。0036在沉积过程中，首先通入SIH。
17、4硅烷气体。SIH4分子较小1NM，而一般多孔LOWK材料的孔隙直径为12NM左右。因此，硅烷分子得以进入下层多孔LOWK介质层1的孔隙，并被吸附在下层多孔LOWK介质层1的表层这是多孔材料的吸附性特性。然后通入N2O气体，同时，打开低压汞灯，在产生的波长为175195NM的紫外光的作用下或者使用其他能产生这个波段紫外光的灯管，使N2O解离，并氧化硅烷，从而形成二氧化硅。说明书CN104152863A4/5页6也就是说，通过将被吸附在下层多孔LOWK介质层1表层内的硅烷氧化，在下层多孔LOWK介质层1表层的孔隙内填充了二氧化硅。0037在多孔LOWK材料的孔隙里形成填充了的二氧化硅，意味着多孔。
18、介质薄膜的表层被致密化。而在铜互连线5的铜表面，由于硅烷分子不会被吸附，所以不会形成二氧化硅沉积。因此，在经过直接光CVD工艺后，下层多孔LOWK介质层1的表层将形成致密化的二氧化硅填充层7。0038在致密化下层多孔LOWK介质层1表层的环节，进行直接光CVD工艺的次数可为1至多次，通过增加此工艺的循环次数，以及调整工艺参数，可以进一步增加硅烷分子在下层多孔LOWK介质层1内的吸附深度，以及提高致密化的程度。实验表明，直接光CVD工艺的重复次数超过3次时，对下层多孔LOWK介质层1表层致密化的贡献程度已很小，因此，进行直接光CVD工艺的次数以1至3次为佳。实际上，进行直接光CVD工艺的次数在2。
19、次时，下层多孔LOWK介质层1表层的孔隙就已基本被填满，因此，从制作成本考虑，可将进行直接光CVD工艺的最佳次数确定为2次。0039如框3所示，步骤三对所述晶圆表面进行清洗。0040经过直接光CVD工艺后，在铜互连线5的铜表面会生成氧化物。因此，必须对晶圆表面进行清洗，通过清洗以去除铜表面的氧化物，以利于后续在铜表面沉积钴阻挡层。0041如框4所示，步骤四采用CVD工艺在所述多孔LOWK介质层上选择性沉积钴阻挡层，以在所述铜互连线上形成铜扩散阻挡层。0042请参考图6，采用CVD工艺，在下层多孔LOWK介质层1上选择性沉积钴阻挡层8为表明此时钴的沉积选择比已与现有技术中的不同，沉积条件已发生变。
20、化，故将本发明的钴阻挡层用数字标记“8”表示，以与图2中现有技术的钴阻挡层4相区分，钴将按照沉积选择比优先在铜互连线5上沉积，以在铜互连线5上形成铜扩散阻挡层。0043之后，请参考图7和图8，由于铜极易扩散，因此，在后段铜互连线经过化学机械研磨之后，为避免铜向LOWK材料中扩散，需要先沉积铜扩散阻挡层，然后再进行后续上层多孔LOWK介质层的沉积。以在28NM以下技术节点的应用为例，先将钴阻挡层8作为第一层铜扩散阻挡层，在钴阻挡层8上继续沉积NDC层2，作为第二层铜扩散阻挡层，最后，再在NDC层2薄膜上进行后续上层多孔LOWK介质层3的沉积。0044据资料显示，CVD钴在不同的介质衬底和生长条件。
21、时在衬底上的生长厚度差异明显。在衬底为250条件下，在铜层与致密介质层上的沉积选择比接近1501，而铜层与多孔LOWK介质层上的沉积选择比只有1015在现有技术中，钴就是直接在多孔LOWK介质层上沉积的，因此沉积选择比只有1015，意味着铜线间的漏电流相对较大。因此，在进行钴阻挡层8的沉积时，可将下层多孔LOWK介质层的温度保持在不低于250的状态，以利于钴在铜互连线5的表面与下层多孔LOWK介质层1的表层上以接近1501的大沉积选择比，优先在铜互连线5的表面沉积形成钴阻挡层8。0045本发明的实现，就是利用了钴在致密化介质材料表面的沉积选择比远高于在多孔LOWK介质材料表面的沉积选择比的特性。
22、。由于钴的沉积是在介质材料表面进行的，因此，如果采用某种技术手段，改变多孔LOWK介质材料疏松多孔的表面形貌，以使其致密化，转变为致密化介质材料的表面形貌，就可以实现钴以超过100倍的大沉积选择比更优先地在铜上沉积。说明书CN104152863A5/5页70046故本发明通过采用直接光CVD工艺，在多孔LOWK介质层表层的孔隙中选择性沉积一层二氧化硅，使多孔LOWK介质层的表层变得致密化，而却未改变多孔LOWK介质层的整体疏松多孔特征。因此，采用本发明的技术手段，对器件不会产生不利影响，却可大大提高钴的沉积选择比。从而，本发明可大大阻止钴在多孔LOWK介质层表面的沉积，因此能够降低钴在多孔LOWK介质层上的沉积量，有效减小在集成电路后段工艺流程中铜线间的漏电流。0047以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。说明书CN104152863A1/3页8图1图2说明书附图CN104152863A2/3页9图3图4图5说明书附图CN104152863A3/3页10图6图7图8说明书附图CN104152863A10。