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半导体存储设备
本申请以日本专利申请第2003-161150号为基础，其内容结合于此作为参考。
技术领域
本申请涉及半导体存储设备，尤其涉及具有检索功能的半导体存储设备，用于当输入比较数据时，查找是否存储了与比较数据相同的数据。
背景技术
半导体集成电路设备概括地分为存储设备(半导体存储设备)和逻辑设备，其中，由于半导体制造技术近来的发展，前者已经获得非常显著的发展。所涉及的存储设备可分类为DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)，大部分存储设备由MOS(金属氧化物半导体)晶体管构成。在DRAM和SRAM之间，与SRAM相比，DRAM具有很小的存储单元尺寸的优点，因为DRAM的存储单元能够由较少数量的MOS晶体管来构成。另外，近来已经普遍是使用一种所谓的嵌入式DRAM，所述嵌入式DRAM配备有以组合方式配置在单片上的DRAM和逻辑设备。
DRAM配备有多个存储单元，每一存储单元包括一个存储单元选择晶体管和一连接到存储单元选择晶体管的电容，所述存储单元选择晶体管由执行切换操作的MOS晶体管构成，所述电容根据电容中的电荷状态来存储由“0”和“1”表示的二进制信息。因此，通过集成一定数量的存储单元，能够构成具有期望的容量的DRAM。为了对DRAM进行写入(存储)或读出信息的操作，首先要指定一地址，从而信息将被写入在指定地址定位的存储单元或从指定位置的存储单元读出信息。
进一步来说，称为CAM(按内容寻址的存储器)半导体存储设备已经普遍使用。具有检索功能的CAM用于在提供比较数据时，查找其中是否存在与比较数据相同的数据。例如，使用检索功能，CAM能够用于从网络中即时检索希望的信息。当与传统顺序检索方法相比，使用CAM能够较大地缩短检索时间。
虽然CAM既可用DRAM也可用SRAM来构成，但是由于DRAM的存储单元尺寸较小，因此使用DRAM会更有利。在美国专利第6320777中已经披露了由DRAM构成CAM。图15示出了上述文件中所公开的CAM。在此，CAM包括多个存储单元MC。每一存储单元MC包括：由字线WL控制的一对晶体管，即第一存储单元选择晶体管T1和第二存储单元选择晶体管T2；在分别在接地线GL和匹配线ML之间串联连接的一对晶体管，即第一比较晶体管T3和第二比较晶体管T4；由第三比较晶体管T5和第四比较晶体管T6组成的一对晶体管；以及分别在上电极和触点之间串联连接的一对电容，即第一电容C1和第二电容C2，所述触点分别位于第一存储单元选择晶体管T1的一终端与第一比较晶体管T3的栅极之间和第二存储单元选择晶体管T2的一终端与第三比较晶体管T5的栅极之间。第一存储单元选择晶体管T1的另一端与第二存储单元选择晶体管T2的另一端分别连接到第一位线BL+和第二位线BL-，第二比较晶体管T4和第四比较晶体管T6分别由第一比较线CMP-和第二比较线CMP+控制。
这意味着：第一单元部件U1和第二单元部件U2对称配置，该第一单元部件U1由第一存储单元选择晶体管T1、第一比较晶体管T3、第二比较晶体管T4以及第一电容C1组成，该第二单元部件U2由第二存储单元选择晶体管T2、第三比较晶体管T5、第四比较晶体管T6以及第二电容C2组成。同样，在单元部件U1和单元部件U2中，分别连接到电容C1和电容C2的第一比较晶体管T3和第三比较晶体管T5都连接到接地线GL，同时分别由第一比较线CMP-和第二比较线CMP+控制的第二比较晶体管T4和第四比较晶体管T6都连接到匹配线ML。同样应该注意到：晶体管T1-T6由上述具有较高集成度的MOS晶体管构成。
图15所示出的被构建的CAM具有表1所示的逻辑值。在由预充电源PC预先对匹配线ML进行预充电的情况下，通过将输入到第一比较线CMP-和第二比较线CMP+的比较数据与预先存储在电容C1和电容C2对中的数据进行比较来执行检索。
表1

状态    D   BL+    D   BL-    S   CMP+    S   CMP-    SD    ML    1    0    0    0    1    NC  始终匹配    2    0    0    1    0    NC  始终匹配    3    0    1    0    1    NC  匹配    4    0    1    1    0    0  失败    5    1    0    0    1    0  失败    6    1    0    1    0    NC  匹配
参考表1中的逻辑值，第一位线BL+和第二位线BL-在第一状态1和状态2中都为“0”；从而由于未能在电容C1和C2中积聚电荷，第一比较晶体管T3和第三比较晶体管T5将切断。因此，匹配线ML保持预充电(非连接状态＝NC)，而不管输入到第一比较线CMP-和第二比较线CMP+中的比较数据。所以“始终匹配”作为检索结果而被输出。
在状态3，由于第二位线BL-为“1”，因此在电容C2中聚集电荷。从而，第三比较晶体管T5接通。作为比较，由于输入到第二比较线CMP+的比较数据为“0”，从而第四比较晶体管T6切断。同样，由于输入到第一比较线CMP-的比较数据为“1”，从而第二比较晶体管T4接通。作为比较，由于第一位线BL+是“0”，从而第一比较晶体管T3切断。因此，匹配线保持在NC状态并且“匹配”作为检索结果而被输出。
在状态6中执行相似的操作。在该状态中，由于第一位线BL+是“1”，电荷在电容C1中聚集。从而，第一比较晶体管T3接通。作为比较，因为输入到第一比较线CMP-的比较数据为“0”，因此第二比较晶体管T4切断。同样，由于输入到第二比较线CMP+的比较数据为“1”，因此第四比较晶体管T6接通，同时由于第二位线BL-为“0”，从而第三比较晶体管T5切断。因此，匹配线ML保持NC状态并且“匹配”作为检索结果而被输出。
另一方面，参考状态4，由于第二位线BL-是“1”，电荷在电容C2中聚集。因此，第三比较晶体管T5导通。同样，由于输入到第二比较线CMP+的比较数据为“1”，第四比较晶体管T6导通。从而匹配线ML与接地线GL电连接，也就是不再是NC状态，并且“失败”作为检索结果而被输出。
在状态5中执行相似的操作。因为第一位线BL+是“1”，电荷在电容C1中聚集。从而，第一比较晶体管T3导通。同样，由于输入到第一比较线CMP-的比较数据为“1”，第二比较晶体管T4导通。从而匹配线ML与接地线电连接，也就是不再是NC状态，并且“失败”作为检索结果而被输出。
同时，当第一位线BL+和第二位线BL-的状态都为“1”时，通过将比较数据“1”输入到第一比较线CMP-或通过将比较数据“1”输入到第二比较线CMP+，检索结果将是“始终不匹配或失败”。因此，所述状态被排除。
因此，具有上述检索功能的CAM通常以三重CAM的形式使用，该三重CAM被设计用于辨别“始终匹配”、“匹配”以及“失败”三种状态。
图16是一示出根据图15所示电路配置而制造(集成)的传统CAM的平面图。图17是一沿着图16的线E-E的剖面图。图18是一沿着图16的线F-F的剖面图。图19是一沿着图16的线G-G的剖面图。
如图16所示，CAM的存储单元MC由彼此邻近而垂直排列的图15地第一单元部件U1和第二单元部件U2的组合构成。在该配置中，第二单元部件U2排列在第一单元部件U1下面与第一单元部件U1关于界限I-I而向后折叠是等效的。换句话说，第一单元部件U1和第二单元部件U2关于通过界限I-I而与图纸垂直相交的平面呈对称排列(也就是界限I-I是对称轴)。
第一位线BL+经由触点102A而连接到扩散层101A，该扩散层构成第一存储单元选择晶体管T1的源(或漏)区。第一位线BL+沿着电容C1的边缘横向延伸，电容C1形成在第一位线BL+的上层。
同样，构成第一存储单元选择晶体管T1的漏(源)区的扩散层101A经由触点103A而连接到例如圆筒形电容C1的下电极104A。下电极104A又经由连接到扩散层101A的触点107A、互连108A以及触点109A而连接到第一比较晶体管T3的栅极线110A。经由电容介电薄膜105而与电容C1的下电极104A相对的上电极106作为所有存储单元共同使用的电极。此外，在与图纸垂直的方向上提供构成第一比较晶体管T3和第二比较晶体管T4的源(或漏)区的扩散层112。第一比较晶体管T3的栅极线110A和第二比较晶体管T4的栅极线111A分别布置在扩散层112的上一层上。
同样，第二单元部件U2的第二位线BL-经由触点102B连接到构成存储单元选择晶体管的源(或漏)区的扩散层101B。第二位线BL-沿着电容C2的边缘横向延伸，电容C2形成于第二位线BL-的上一层中。
同样，构成第二存储单元选择晶体管T2的漏(或源)区的扩散层101B经由触点103B而连接到例如圆筒形电容C2的下电极104B。下电极104B又经由连接到扩散层101B的触点107B、互连108B以及触点109B而连接到第三比较晶体管T5的栅极线110B。经由电容介电薄膜105而与电容C2的下电极104B相对的上电极106作为所有存储单元共同使用的电极。
同样，第三比较晶体管T5的栅极线110B和第四比较晶体管T6的栅极线111B都布置在扩散层112的上层中。此外，在与图纸垂直的方向上提供字线WL，并且连接到接地线GL的触点113A和触点113B以及连接到匹配线ML的触点114都布置在扩散层112上。通过在一个矩阵中布置多个上述所形成的存储单元来构成CAM。
可是，美国专利第6320777中所公开的CAM的缺点是：当组合一对单元部件来构成存储单元时，由于电路配置的限制，很难减少存储单元尺寸。
如以上所述的那样，传统CAM的每一集成存储单元由具有图15所示对称电路配置的第一单元部件U1和第二单元部件U2的组合构成，上述两个部件如图16所示那样彼此相邻而垂直布置。特别由于以下这种电路配置的限制，即由第一比较线路CMP-控制的第二比较晶体管T4的定位和由第二比较线CMP+控制的第二比较晶体管T6的定位，并且设计该电路配置以便使用公共的源极来减小电路尺度(如图16所示，第二比较晶体管T4和第四比较晶体管T6共同连接到匹配线ML)，因此所述两个部件不得不定位在第一单元部件U1和第二单元部件U2之间的界限I-I的附近。同样，为绝缘目的而在分别由同一分层中的传导层构成的第一位线BL+和第二位线BL-之间提供一间隔S1，该间隔S1不小于最小距离，所述最小距离通过所使用的光刻技术的最高可用曝光分辨度确定。
除此之外，布置传统CAM的第一位线BL+和第二位线BL-以致于分别远离扩散层101A和扩散层101B的边缘以及电容C1和电容C2的下电极104A和下电极104B的边缘，从而单元部件U1和单元部件U2之间的空间S1必须足够的宽。换句话说，尽管确保了间隔S1的足够宽度能够自动地确保用于间隔S2的足够空间，但扩散层101A和扩散层101B之间的间隔比传统CAM中必要的间隔还要宽。这就是为什么很难减少存储单元MC的垂直尺度的原因。
此外，如图17所示，当电容C1的下电极104A和电容C2(图纸中未示出)的下电极104B(图纸中未示出)连接到第一比较晶体管T3的栅极线110A和第四比较晶体管T6的栅极线110B(图纸中未示出)时，在其中间布置扩散层101A和扩散层101B(图纸中未示出)、触点107A和触点107B(图纸中未示出)、触点108A和触点108B(图纸中未示出)以及触点109A和触点109B(图纸中未示出)。这种配置不可避免地分别延长了下电极104A/下电极104B与栅极线110A/栅极线110B之间的连接路径，导致增加存储单元MC的水平尺度的缺陷。除此之外，将扩散层101A和扩散层101B布置在所述连接路径上会导致，由于操作期间温度的增加，经由扩散层101A和扩散层101B而使得积聚在电容C1和电容C2中的电荷放电，所以增大的漏电流将导致错误执行。
发明内容
鉴于先前的情况，已经设想了本发明，其目标是由于源于电路配置的最小化限制，当将一对单元部件组合成一个存储单元时，提供一种允许减少存储单元尺寸的半导体存储设备。
根据本发明，提供一种半导体存储设备，包括：在接地线和匹配线之间分别串联连接的两对比较晶体管，其中两对比较晶体管是不对称布置的。
根据本发明，提供一种半导体存储设备，包括：一对晶体管，包括在接地线和匹配线之间串联连接的第一比较晶体管和第二比较晶体管；以及一对晶体管，包括分别在接地线和匹配线之间串联连接的第三比较晶体管和第四比较晶体管；控制第二比较晶体管的第一比较线；控制第四比较晶体管的第二比较线；其中第一比较晶体管和第四比较晶体管连接接地线，同时第二比较晶体管和第三比较晶体管连接匹配线。
本发明的半导体存储设备可进一步包括：连接到第一比较晶体管的第一电容；以及连接到第三比较晶体管的第二电容。
本发明的半导体存储设备可进一步包括：第一存储单元选择晶体管，其一终端连接到第一比较晶体管；第二存储单元选择晶体管，其一终端连接到第三比较晶体管；一字线，控制第一存储单元选择晶体管和第二存储单元选择晶体管；第一位线，第一存储单元选择晶体管的另一终端连接到该第一位线；以及第二位线，第二存储单元选择晶体管的另一终端连接到该第二位线。
在本发明的半导体存储设备中，第一电容和第二电容可分别包括平面形状形成为带有凹口部分的电容介电薄膜。第一电容的电容介电薄膜的凹口部分沿着第一位线的延伸方向而布置在第一位线的正上方。第二电容的电容介电薄膜的凹口部分沿着第二位线的延伸方向而布置在第二位线的正上方。
本发明的半导体存储设备可进一步包括：第一触点，其连接第一存储单元选择晶体管的一部分和第一电容的下电极；以及第二触点，其连接第二存储单元选择晶体管的一部分和第二电容的下电极。
在本发明的半导体存储设备中，第一位线和第二位线可分别布置以便穿过第一电容和第二电容的正下方。
本发明的半导体存储设备可进一步包括：第一触点，其连接第一存储单元选择晶体管的一部分和第一电容的下电极；第二触点，其连接第二存储单元选择晶体管的一部分和第二电容的下电极；第三触点，其连接第一电容的下电极和第一比较晶体管；以及第四触点，其连接第二电容的下电极和第三比较晶体管；其中第一位线和第二位线可分别布置在第一触点和第三触点，以及第二触点和第四触点之间，以致于穿过第一电容和第二电容的正下方。
在本发明的半导体存储设备中，第一电容和第二电容可分别包括平面形状形成为带有凹口部分的电容介电薄膜。第一电容的电容介电薄膜的凹口部分沿着第一位线的延伸方向而布置在第一位线的正上方。第二电容的电容介电薄膜的凹口部分沿着第二位线的延伸方向而布置在第二位线的正上方。第一位线和第二位线可分别在第一方向上定向，同时第一触点和第三触点，以及第二触点和第四触点分别在与第一方向基本垂直的第二方向上定向。第一电容的电容介电薄膜的凹口部分可布置在第一触点和第三触点之间，以致于沿着第一方向延伸。第二电容的电容介电薄膜的凹口部分可布置在第二触点和第四触点之间，以致于沿着第一方向延伸。
在本发明的半导体存储设备中，当检测到存储在第一电容中的第一数据与输入到第一比较线的第一比较数据相同时，或当检测到存储在第二电容中的第二数据与输入到第二比较线的第二比较数据相同时，可如此设计第一至第四比较晶体管以便连接到匹配线和接地线。
根据本发明，提供一种半导体存储设备，包括：配备有第一单元部件和第二单元部件的存储单元；第一单元部件包括第一存储单元选择晶体管、第一比较晶体管、第二比较晶体管、第一电容以及连接第一存储单元选择晶体管的一部分和第一电容的下电极的第一触点；以及第二单元部件包括第二存储单元选择晶体管、第三比较晶体管、第四比较晶体管、第二电容以及连接第二存储单元选择晶体管的一部分和第二电容的下电极的第二触点。
本发明的半导体存储设备进一步包括：第一位线，第一存储单元选择晶体管的一终端连接到该第一位线；以及第二位线，第二存储单元选择晶体管的一终端连接到该第二位线；其中可分别布置第一位线和第二位线以致于通过第一电容和第二电容的正下方。
在本发明的半导体存储设备中，第一电容和第二电容可分别包括平面形状形成为带有凹口部分的电容介电薄膜。第一电容的电容介电薄膜的凹口部分沿着第一位线的延伸方向而被布置在第一位线的正上方。第二电容的电容介电薄膜的凹口部分沿着第二位线的延伸方向而被布置在第二位线的正上方。
本发明的半导体存储设备进一步包括：第三触点，其连接第一电容的下电极和第一比较晶体管；以及第四触点，其连接第二电容的下电极和第三比较晶体管；其中分别将第一位线和第二位线布置在第一触点和第三触点，以及第二触点和第四触点之间。
在本发明的半导体存储设备中，第一电容和第二电容可分别包括平面形状形成为带有凹口部分的电容介电薄膜。第一电容的电容介电薄膜的凹口部分沿着第一位线的延伸方向而布置在第一位线的正上方。第二电容的电容介电薄膜的凹口部分沿着第二位线的延伸方向而布置在第二位线的正上方。第一位线和第二位线可分别在第一方向上定向，同时第一触点和第三触点，以及第二触点和第四触点分别在与第一方向基本垂直的第二方向上定向。第一电容的电容介电薄膜的凹口部分可布置在第一触点和第三触点之间，以致于沿着第一方向延伸，以及第二电容的电容介电薄膜的凹口部分可布置在第二触点和第四触点之间，以致于沿着第一方向延伸。
根据本发明，提供一种半导体存储设备，包括：配备有第一单元部件和第二单元部件的存储单元；第一单元部件包括第一存储单元选择晶体管、第一比较晶体管、第二比较晶体管、第一电容以及连接到第一存储单元选择晶体管的第一位线；以及第二单元部件包括第二存储单元选择晶体管、第三比较晶体管、第四比较晶体管、第二电容以及连接所述第二存储单元选择晶体管的一部分和连接到所述第二存储单元选择晶体管的第二位线的的第二触点，其中分别布置第一位线和第二位线以致于穿过第一电容和第二电容的正下方。
在本发明的半导体存储设备中，第一电容和第二电容可分别包括平面形状形成为带有凹口部分的电容介电薄膜。第一电容的电容介电薄膜的凹口部分沿着第一位线的延伸方向而被布置在第一位线的正上方。第二电容的电容介电薄膜的凹口部分沿着第二位线的延伸方向而被布置在第二位线的正上方。
根据本发明，提供一种能够存储和读取多个数据的半导体存储设备，包括：第一电容，存有第一数据；第二电容，存有与第一数据无关的第二数据；连接到第一电容的第一电路；第一比较线，第一比较数据被输入到该第一比较线；连接到第一比较线并且与第一电路串联连接的第二电路；连接到第二电容的第三电路；第二比较线，第二比较数据被输入到该第二比较线；以及连接到第二比较线并且与第三电路串联连接的第四电路；以及一匹配线，第二电路和第三电路连接到该匹配线，其中第一电路和第四电路接地。
在本发明的半导体存储设备中，当检测到存储在第一电容中的第一数据与输入到第一比较线的第一比较数据相同时，或当检测到存储在第二电容中的第二数据与输入到第二比较线的第二比较数据相同时，设计第一至第四电路以便电连接到匹配线和接地线。
在本发明的半导体存储设备中，第一比较数据和第二比较数据相互互补。
比较数据相互互补。
本发明的半导体存储设备可形成为嵌入式DRAM。
应该注意到：上述结构部件的任意组合以及方法、装置、系统等等之间的变换的表达方式对于当前的实施例是有效的并且被当前的实施例所包括。
而且，发明的这种概述没有必要描述所有必要的特征，因此该发明也可以是这些所述特征的从属组合。
附图说明
图1是根据本发明第一实施例的半导体存储设备的电路图。
图2是表明根据图1的电路配置而集成的半导体存储设备的示意性平面图。
图3是沿着图2的线A-A的示意性剖面图。
图4是沿着图2的线B-B的示意性剖面图。
图5是沿着图2的线C-C的示意性剖面图。
图6是沿着图2的线D-D的示意性剖面图。
图7是表明根据本发明第二实施例的半导体存储设备的示意性平面图。
图8是表明根据本发明第三实施例的半导体存储设备的示意性平面图。
图9是沿着图8的线A-A的示意性剖面图。
图10是沿着图8的线B-B的示意性剖面图。
图11是沿着图8的线C-C的示意性剖面图。
图12是在根据本发明第四实施例的半导体存储设备中所使用的电容的主要部分的示意性平面图。
图13是沿着图12的线J-J的示意性剖面图。
图14是沿着图12的线K-K的示意性剖面图。
图15是传统半导体存储设备的电路图。
图16是表明根据图15的电路配置而集成的半导体存储设备的示意性平面图。
图17是沿着图16的线E-E的示意性剖面图。
图18是沿着图16的线F-F的示意性剖面图。
图19是沿着图16的线G-G的示意性剖面图。
具体实施方式
本发明将基于优选的实施例而进行描述，所述优选的实施例不是想要限制本发明的范围，而是示例性说明本发明。当然，实施例中所述的所有特征和其组合并不是本发明所必需的。
第一实施例
图1是根据本发明第一实施例的半导体存储设备的电路图。图2是根据图1的电路配置而制造(集成)的半导体存储设备的平面图。图3是沿着图2的线A-A的剖面图。图4是沿着图2的线B-B的剖面图。图5是沿着图2的线C-C的剖面图。图6是沿着图2的线D-D的剖面图。
如图1所示，根据该实施例的半导体存储设备(CAM)配备有第一单元部件U10和第二单元部件U20，所述第一单元部件U10包括第一存储单元选择晶体管T1、第一比较晶体管T3、第二比较晶体管T4以及第一电容C1，所示第二单元部件U20包括第二存储单元选择晶体管T2、第三比较晶体管T5、第四比较晶体管T6以及第二电容C2。单元部件U10和U20不对称配置。
第一存储单元选择晶体管T1和第二存储单元选择晶体管T2由字线WL控制。包括第一比较晶体管T3和第二比较晶体管T4的一对晶体管，以及包括第三比较晶体管T5和第四比较晶体管T6的一对晶体管分别在接地线GL和匹配线ML之间串联连接。第一电容C1和第二电容C2分别连接到第一存储单元选择晶体管T1和第二存储单元选择晶体管T2的一终端以及第一比较晶体管T3和第三比较晶体管T5的栅极。第一存储单元选择晶体管T1的另一终端和存储单元选择晶体管T2的另一终端分别连接到第一位线BL+和第二位线BL-。第二比较晶体管T4和第四比较晶体管T6分别由第一比较线CMP-和第二比较线CMP+控制。
在该实施例中，在单元部件U10中，连接到第一电容C1的第一比较晶体管T3连接到接地线GL。作为比较，在第二单元部件U20中，连接到电容C2的第三比较晶体管T5连接到匹配线ML。
同样，在单元部件U10中，由第一比较线CMP-控制的第二比较晶体管T4连接到匹配线ML。作为比较，在单元部件U20中，由第二比较线CMP+控制的第四比较晶体管T6连接到接地线GL。
由所述DRAM构成的CAM具有先前在相关技术描述中描述的表1所说明的存储功能和逻辑功能。因此，根据图1的电路配置构成三重CAM。
如以上所描述的那样，在该实施例中，第一单元部件U10和第二单元部件U20是不对称配置的，其中与由第一单元部件U1和第二单元部件U2所构成的传统对称配置的一个特别不同之处在于：在第二单元部件U20中，不与电容C2相连的第四比较晶体管T6连接到接地线GL。换句话说，其栅极连接到电容C1的第一比较晶体管T3和其栅极连接到第二比较线CMP+的第四比较晶体管T6都连接到接地线GL，同时其栅极连接到第二电容C2的第三比较晶体管T5和其栅极连接到第一比较线CMP-的第二比较晶体管T4都连接到匹配线ML。如随后详细描述那样，当设计具有一对单元部件的存储单元时，第一单元部件U10和第二单元部件U20的所述不对称配置有利于减小源于电路配置的限制。
如图2所示，根据图1的电路配置而集成的半导体存储设备包括在图纸的垂直方向上并排定位并且以相同的方向定向的第一单元部件U10和第二单元部件U20。换句话说，第一单元部件U10和第二单元部件U20关于一平面不对称排列，所述平面通过界限I-I而与图纸垂直相交。
第一单元部件U10的第一位线BL+沿着在第一位线BL+的上层中形成的第一电容C1的下电极4A的边缘而被横向布置。第一位线BL+经由触点2A而连接到构成第一存储单元选择晶体管T1的源(或漏)区的扩散层1A。构成第一存储单元选择晶体管T1的漏(或源)区的扩散层1A经由触点3A而连接到例如圆筒形第一电容C1的下电极4A。下电极4A经由布置在下电极4A的正下方的触点7A而连接到第一比较晶体管T3的栅极线10A。经由电容介电薄膜5而与第一电容C1的下电极4A相对的上电极6作为所有存储单元共同使用的电极。
同样，在图纸的垂直方向上提供构成第一比较晶体管T3和第二比较晶体管T4的源(或漏)区的扩散层12，并且第一比较晶体管T3的栅极线10A和第二比较晶体管T4的栅极线11A分别布置在扩散层12的上层中。在此，栅极线11A连接到第一比较线CMP-。
类似，第二单元部件U20的第二位线BL-沿着在第二位线BL-上层中形成的第二电容C2的下电极4B的边缘而被横向布置。第二位线BL-经由触点2B而连接到构成第二存储单元选择晶体管T2的源(或漏)区的扩散层1B。构成第二存储单元选择晶体管T2的漏(或源)区的扩散层1B经由触点3B而连接到例如圆筒形第二电容C2的下电极4B。下电极4B经由布置在下电极4B的正下方的触点7B而连接到第三比较晶体管T5的栅极线10B。经由电容介电薄膜5而与第二电容C2的下电极4B相对的上电极6作为所有存储单元共同使用的电极。
同样，第三比较晶体管T5的栅极线10B和第四比较晶体管T6的栅极线11B分别布置在扩散层12的上层中。栅极线11B连接到第二比较线CMP+。此外，在图纸的垂直方向上提供字线WL，并且连接到接地线GL的触点13A和触点13B，以及连接到匹配线ML的触点14都布置在扩散层12上。
在一矩阵中布置以上所形成的多个存储单元来构成该实施例的CAM。
如参考图1所述的那样，在该实施例的CAM中，由第一比较线CMP-控制的第二比较晶体管T4连接到匹配线ML，并且由第二比较线CMP+控制的第四比较晶体管T6连接到接地线GL。因此，第二比较晶体管T4和第四比较晶体管T6不共用漏极，这样如图2所示那样，不需要将第二比较晶体管T4和第四比较晶体管T6布置在第一单元部件U10和第二单元部件U20之间的界限I-I附近。
作为对照，由于第二比较晶体管T4和连接到第二电容C2的第三比较晶体管T5都连接到匹配线ML，它们共享漏极，因此，如图2所示，第二比较晶体管T4和第三比较晶体管T5定位在靠近第一单元部件U10和第二单元部件U20的界限I-I。从而，连接到第一电容C1的第一比较晶体管T3在距离第一单元部件U10和第二单元部件U20之间的界限I-I的一定距离处定位。
由于这种配置，在第一单元部件U10和第二单元部件U20之间的界限I-I的附近定位触点3A。因此，第一位线BL+定位在界限I-I的附近。作为比较，因为所定位的触点3B远离界限I-I，所以第二位线BL-也远离界限I-I而被放置。
因此，如图2所示，该实施例CAM中的第一单元部件U10和第二单元部件U20在一设备内关于一平面不对称布置，这样不需要并排地布置第一位线BL+和第二位线BL-，其中所述平面通过界限I-I而与图纸垂直相交。所以，在第一位线BL+和第二位线BL-之间的间隔S1能够减小到，与在扩散层1A和扩散层1B之间的间隔S2所减小到的最小可能距离相同的程度。换句话说，第一单元部件U10与第二单元部件U20之间的间隔能够像间隔S2减小到最小可能距离那样而被减小，而无需考虑间隔S1。因此，所述配置有利于在垂直方向上减小存储单元MC的尺寸S。
如上所述，根据该实施例的半导体存储设备，提供一存储单元MC，该存储单元MC包括：由字线WL控制的第一存储单元选择晶体管T1和第二存储单元选择晶体管T2；包括分别在接地线GL和匹配线ML之间串联连接的第一比较晶体管T3和第二比较晶体管T4的晶体管对；包括第三比较晶体管T5和第四比较晶体管T6的晶体管对；以及分别连接在上电极和触点之间的一对电容C1和C2，所述触点位于第一存储单元选择晶体管T1和第二存储单元选择晶体管T2的终端与第一比较晶体管T3和第三比较晶体管T5的栅极之间。第一存储单元选择晶体管T1的另一终端和第二存储单元选择晶体管T2的另一终端分别连接到第一位线BL+和第二位线BL-，并且第二比较晶体管T4和第四比较晶体管T6分别由第一比较线CMP-和第二比较线CMP+控制。其次第一单元部件U10和第二单元部件U20关于通过界限I-I而与图纸垂直相交的平面呈不对称布置，所述第一单元部件U10包括第一存储单元选择晶体管T1、第一比较晶体管T3、第二比较晶体管T4以及第一电容C1，并且第二单元部件U20包括第二存储单元选择晶体管T2、第三比较晶体管T5、第四比较晶体管T6以及第二电容C2。结果，能够减少存储单元的垂直尺度。
同样在该实施例中，如图3所示，经由在下电极4A和下电极4B(图纸中未示出)的正下方布置的触点7A和触点7B(图纸中未示出)而实现第一电容C1的下电极4A和第二电容C2(图纸中未示出)的下电极4B(图纸中未示出)到第一比较晶体管T3的栅极线10A和第三比较晶体管T5的栅极线10B(图纸中未示出)的连接。这种配置不需要像从如图17所示的传统设备看到的包括扩散层101A和扩散层101B、触点107A和触点107B、互连108A和互连108B以及触点109A和触点109B的长连接路径。所以连接路径能够缩短，这样提供了一附加的优点，即减小存储单元MC的水平尺度。
此外参考图3，在该实施例中，与传统设备不同，扩散层并未包含在第一电容C1的下电极4A和第二电容C2(图纸中未示出)的下电极4B(图纸中未示出)与第一比较晶体管T3的栅极线10A和第三比较晶体管T5的栅极线10B之间的连接路径中，这样在操作期间能够防止聚集在第一电容C1和第二电容C2上的电荷被通过扩散层放电，并且因此减少漏电流。
第二实施例
图7是根据本发明第二实施例的半导体存储设备的示意性平面图。根据第二实施例的半导体存储设备与根据第一实施例的半导体存储设备之间很大区别在于：第一单元部件和第二单元部件是对称布置的。
如图7所示，该实施例的半导体存储设备配备有关于通过界限I-I与图纸垂直相交的平面而对称布置的第一单元部件U10和第二单元部件U20。第一位线BL+和第二位线BL-布置在触点3A和3B以及触点7A和7B之间，并且分别沿着第一电容C1和第二电容C2的正下方区域延伸。在此，触点3A和3B分别连接第一存储单元选择晶体管T1区域和第二存储单元选择晶体管T2的一部分与第一电容C1和第二电容C2的下电极4A和下电极4B。触点7A和7B分别连接第一比较晶体管T3和第三比较晶体管T5与第一电容C1的下电极4A和第二电容C2的下电极4B。换句话说，用它们各自的栅极连接到电容C1和C2的第一比较晶体管T3和第三比较晶体管T5连接到接地线GL，同时用它们各自的栅极连接到第一比较线CMP-和第二比较线CMP+的第二比较晶体管T4和第四比较晶体管T6连接到匹配线ML。
该实施例配置的剩余部分基本上与第一实施例相同。所以，与图2中对应的图7中的部件给出相同的数字，并且忽略对其的描述。
所述配置的结果是：第一位线BL+和第二位线BL-分别布置在第一电容C1和第二电容C2的下电极4A和下电极4B的正下方区域。从而，如第一实施例那样，第一单元部件U10和第二单元部件U20以减小扩散层1A和扩散层1B之间的间隔到最小可能距离的程度，而彼此邻近定位。因此能够减小存储单元MC的垂直尺度。同样，由于第一电容C1和第二电容C2的下电极4A和下电极4B经由触点7A和触点7B而分别连接到第一比较晶体管T3和第三比较晶体管T5的栅极线10A和栅极线10B，从而能够缩短连接路径，这样提供一个附加的优点：减小了存储单元MC的水平尺度。此外，由于连接路径不包含扩散层，因此在操作期间能够防止积聚在第一电容C1和第二电容C2上的电荷通过扩散层放电，并且减少漏电流。
因此，第一单元部件和第二单元部件对称布置的这种第二实施例的配置也能够提供与第一实施例基本上相同的益处。
第三实施例
图8是一表明根据本发明第三实施例的半导体存储设备的平面图。图9是沿着图8的线A-A的剖面图。图10是沿着图8的线B-B的剖面图。图11是沿着图8的线C-C的剖面图。在此沿着线D-D的剖面图与图6一样，因此未示沿着线D-D的剖面图。根据第三实施例的半导体存储设备与根据第一实施例的半导体存储设备之间很大的不同在于：在第一单元部件和第二单元部件的不对称布置的情况下，第一位线BL+和第二位线BL-分别布置在如第二实施例中第一电容C1和第二电容C2下面的一对触点之间。
如图8所示，该实施例的半导体存储设备配备有关于通过界限I-I与图纸垂直相交的平面而呈现不对称布置的第一单元部件U10和第二单元部件U20。第一位线BL+和第二位线BL-分别布置在触点3A和3B与触点7A和7B之间，并且沿着第一电容C1和第二电容C2的正下方区域延伸。
在该实施例中，如上所述在触点3A、触点3B与触点7A、触点7B之间布置第一位线BL+和第二位线BL-能够呈现以下益处：第一电容C1和第二电容C2的圆筒形尺寸能够作的很大，但是单元部件本身的大小却保持不变。尤其，在图2所示的第一实施例中，触点之间的间隔，也就是触点3A和触点7A、触点3B和触点7B之间的间隔分别能够减小到S4。然而实际上，不得不考虑触点3A和位线BL+之间，以及触点3B和位线BL-之间的间隔S5，以便沿着第一电容C1和第二电容C2的右边布置第一到第四比较晶体管T3-T6。所以，在垂直方向上单元部件变得很大。从而，为了补偿这种增加，在第一实施例中分配一间隔，以便将第一位线BL+和第二位线BL-布置在第一电容C1和第二电容C2的圆筒之外。另一方面，在该实施例中，分配一间隔，以便将第一位线BL+和第二位线BL-布置在第一电容C1和第二电容C2的圆筒内侧。从而，在该实施例中，由于第一电容C1和第二电容C2的圆筒尺度作得很大，但是单元部件本身的尺寸保持不变，因此能够确保一个较大的电路操作裕量。
同样，根据该实施例，通过不对称地布置第一单元部件U10和第二单元部件U20，那么包括第一比较晶体管T3和第二比较晶体管T4的晶体管对以及包括第三比较晶体管T5和第四比较晶体管T6的晶体管对也将不对称地布置。所以单元尺寸减小的程度比第二实施例大的多。原因如下：
在第二实施例中，单元部件之间的距离被定义为：
S2＝扩散层之间的最小距离+触点的定位裕量；
S3＝栅极之间的最小距离+触点的定位裕量；
而在第三实施例中，单元部件之间的距离定义为：
S4＝触点之间的距离。
通常，在扩散层、栅极和触点的形成过程中，使用同一阶段的曝光装置；所以分辨率的限制在每一过程中基本上相同。因此，扩散层之间的最小距离、栅极之间的最小距离以及触点之间的最小距离(S4)彼此之间具有类似的值。因此，S2和S3的公式能够转换为：
S2＝S4+触点的定位裕量(扩散层的不能达到的界限)
S3＝S4+触点的定位裕量(栅极不能达到的界限)。
很明显，根据转换公式，S4小于S2和S3，因此与第二实施例相比，单元尺寸能够作的很小。
如上所述，根据第三实施例，所制作的单元部件比第二实施例小的多，并且在相同尺寸的单元部件中，与第一实施例相比，所制作的圆筒尺度要大的多。
第四实施例
图12是在根据本发明第四实施例的半导体存储设备中使用的电容的主要部分的平面图。图13是沿着图12的线J-J的剖面图。图14是沿着图12的线K-K的剖面图。根据第四实施例的半导体存储设备与第二和第三实施例的半导体存储设备很大的不同在于：为了更好的性能而能够改变电容的圆筒形状。
在该实施例的半导体存储设备中使用的电容，其适用于第二和第三实施例中的第一电容C1和第二电容C2，如图12-14所示，所述电容配备有具有凹口矩形剖面的圆筒形的电容介电薄膜20以及凹口部分21。与单个矩形形状的电容介电薄膜相比，该形状的电容介电薄膜20与电极增加了接触面积，增加量对应于沿着凹口部分21的侧壁22；所以使用相同材料的电容介电薄膜，构成DRAM的电容的容量能够制作的很大。尤其是在采用多层结构的情况下，增加的效果变得更有意义。作为选择，在不需要增加容量的情况下，布局面积变得更小，该减小量对应于沿着凹口部分21的侧壁22。
此外，在第一位线BL+和第二位线BL-分别布置在第一电容C1和第二电容C2的触点3A和触点7A或触点3B和触点7B之间的配置中，布置电容介电薄膜20以便使得与第一位线BL+和第二位线BL-的重叠面积变得最小，并导致电容介电薄膜20与第一位线BL+和第二位线BL-的重叠面积减小。所以能够减少在电容介电薄膜20与第一位线BL+和第二位线BL-之间出现的浮动电容，所述浮动电容能够导致设备的不正确运行。在该实施例中，对于每一独立的第一单元部件U10和第二单元部件U20，第一电容C1的下电极4A和第二电容C2的下电极4B分别以具有与凹口部分21对应的凹口的形状而形成。
该实施例的剩余部分基本上与第二和第三实施例的相应部分相同。所以忽略描述。
因此，该实施例的配置允许将单元尺寸减小到与第二和第三实施例基本上相同的程度，并且增加了第一电容和第二电容的电容介电薄膜与电极之间的接触面积。
另外，该实施例的配置允许确保具有相对小的布局面积的电容的一定容量水平，并且减小了电容介电薄膜与位线的重叠面积，从而有效地使得倾向于促使设备不正确操作的浮动电容最小。
虽然借助于典型实施例已经描述了本发明，但是将能理解，在不脱离通过附加权利要求所定义的本发明的范围内，本领域的技术人员可以进行进一步的改变和替换。
为了引用少数的例子，没有特别地限定DRAM的电容的结构，但可以是MIM(金属绝缘材料)结构，其中下电极和上电极使用金属材料制作，或者可以是另一种结构，其中多晶硅树脂用于任一所述的电极。
同样，虽然在上述的实施例中使用MOS晶体管来构成CAM，但是也能够使用氮化薄膜来构成栅极介电薄膜、MIS(金属绝缘半导体)晶体管、MNS(金属氮化物半导体)晶体管、或配备有氧化薄膜和氮化薄膜的双层薄膜的NMOS(金属氮氧化物半导体)晶体管。