预检测数据丢失的闪速存储器.pdf

一种检测并纠正非易失性存储装置中的弱编程单元的新方法。提供多个非易失性存储单元。一读取所选单元的装置将所选单元的特性和基准单元的特性比较。如所选单元超过基准单元则所选单元的读取状态是高。如所选单元小于基准单元则所选单元的读取状态是低。随着基准单元被偏置到第一值，通过读取所选单元获得第一读取状态。随着基准单元被偏置到一大于第一值的第二值，通过读取所选单元获得第二读取状态。如第一和第二读取状态不匹配，则所选单元被标记为弱编程的高。随着基准单元被偏置到一小于第一值的第三值，通过读取所选单元获得第三读取状态。如第一和第三读取状态不匹配，则所选单元被标记为弱编程的。如所选单元被弱编程，则刷新所选单元。

1.  一种检测并纠正非易失性存储装置中的弱编程单元的方法，包括：
提供多个非易失性存储单元；
提供一种装置，其通过将所述所选单元的特性和一个基准单元的特性进行比较来读取所选单元，其中如果所述所选单元超过所述基准单元，则所述所选单元的读取状态为高，并且如果所述所选单元小于所述基淮单元，则所述所选单元的读取状态为低；
通过用被偏置到第一值的所述基准单元读取所述所选单元来获得第一读取状态；
通过用被偏置到第二值的所述基准单元读取所述所选单元来获得第二读取状态，其中所述第二值大于第一值；
如果所述第一和第二读取状态不匹配，就把所述所选单元标记为弱编程、高；
通过用被偏置到第三值的所述基准单元读取所述所选单元来获得第三读取状态，其中所述第三值小于第一值；
如果所述第一和第三读取值不匹配，就把所述所选单元标记为弱编程、低；
如果所述所选单元是被弱编程的，就刷新所述所选单元。

2.  根据权利要求1的所述方法，其中一直执行所述获得第一读取状态的步骤，并且所有其他的所述步骤仅仅在测试模式中执行。

3.  根据权利要求2的所述方法，其中由微处理器装置来控制所述测试模式。

4.  根据权利要求1的所述方法，其中下述步骤由微处理器装置来执行，即，如果所述第一和第二读取状态不匹配就把所述所选单元标记为弱编程、高；和如果所述第一和第三读取状态不匹配就把所述所选单元标记为弱编程、低。

5.  根据权利要求1的所述方法，其中每个所述非易失性存储单元都能存储多于两个的存储器状态，并且其中执行获得第一、第二、及第三读取状态的和把所述所选单元标记为弱编程、高及把所述所选单元标记为弱编程、低的所述步骤对于每个所述多于两个的存储器状态都执行。

6.  根据权利要求1的所述方法，还包括在所述步骤或获取第二读取状态之前，把所述所选单元的第一读取状态存储到单个存储装置中。
7根据权利要求1的所述方法，还包括一个通过所述第一、第二、和第三读取状态的大多数表决来确定所述所选单元的经筛选的读取状态的步骤。

8.  根据权利要求7的所述方法，其中由微处理器装置来执行下述步骤，即，通过所述第一、第二、和第三读取状态的大多数表决来确定所述所选单元的经筛选的读取状态的步骤。

9.  根据权利要求7的所述方法，其中每个所述的非易失性存储单元都能存储多于两个的存储器状态，并且对于多于两个的每个所述存储器状态重复确定经筛选的读取状态的所述步骤。

10.  根据权利要求1的所述方法，其中读取所选单元的所述装置由下述电路组成：
一个第一所述基准单元，其所述栅极设置为所述第一值；
一个第一比较器，被连至所述基准单元和所述所选单元，其中所述第一读取状态是所述第一比较器的输出；
一个第二所述基准单元，其所述栅极设置为所述第二值；
一个第二比较器，被连至所述基准单元和所述所选单元，其中所述第二读取装置是所述第二比较器的输出；
一个第三所述基准单元，其所述栅极设置为所述第三值；和
一个第三比较器，被连至所述基准单元和所述所选单元，其中所述第三读取状态是所述第三比较器的输出。

11.  根据权利要求1的所述方法，其中，在一个基于来自所述微处理器装置的信号的读取操作期间，从所述非易失性存储装置中有选择性地把所述第一、第二、和第三读取状态输出到一个微处理器装置。

12.  根据权利要求1的所述方法，其中在一个读取操作期间，一直从所述非易失性存储装置中把所述第一、第二、和第三读取状态输出到一个微处理器装置。

13.  一种非易失性存储装置，包括：
多个非易失性存储单元；和
一个装置，其通过比较所述所选单元和基准单元的特性确定所选单元的读取状态，其中所述基准单元具有一个被偏置到一读取值的栅极，和如果所述所选单元超过所述基准单元，则所述所选单元的读取状态为高，并且如果所述所选单元小于所述基准单元，则所述所选单元的读取状态为低，并进一步包括：
一个第一所述基准单元，其所述栅极设置为第一值；
一个第一比较器，被连至所述基准单元和所述所选单元，其中所述第一读取状态是所述第一比较器的输出；
一个第二所述基准单元，其所述栅极设置为所述第二值；
一个第二比较器，被连至所述基准单元和所述所选单元，其中所述第二读取状态是所述第二比较器的输出；
一个第三所述基准单元，其所述栅极设置为第三值；和
一个第三比较器，被连至所述基淮单元和所述所选单元，其中所述第三读取状态是所述第三比较器的输出。

14.  根据权利要求13的所述装置，其中每个所述非易失性存储单元都能存储多于两个的存储器状态，并且其中于两个的每个所述存储器状态包括一个确定读取状态的额外的所述装置。

15.  根据权利要求13的所述装置，还包括一个装置，其在一个基于来自所述微处理器装置的外部信号的读取操作期间，从所述非易失性存储装置中有选择性地输出所述第一、第二、和第三读取状态到一个微处理器装置。

16.  根据权利要求13的所述装置，其中在一个读取操作期间，一直从所述非易失性存储装置中输出所述第一、第二、和第三读取状态到一微处理器装置。

17.  根据权利要求13的所述装置，还包括一个微处理器装置。

18.  根据权利要求17的所述装置，其中所述微处理器装置能够标记任一所述单元，其中由于弱编程高所以所述第二读取状态与所述第一读取状态不匹配。

19.  根据权利要求17的所述装置，其中所述微处理器装置能够标记任一所述单元，其中由于弱编程低所以所述第三读取状态与所述第一读取状态不匹配。

20.  根据权利要求17的所述装置，其中所述微处理器装置能够把所述单元的所述第一读取状态存储到一个单独的存储装置中。

21.  根据权利要求17的所述装置，其中一个所述微处理器装置能够通过第一、第二、和第三读取状态的大多数表决，确定任一所述所选单元的经筛选的读取状态。

22.  根据权利要求17的所述装置，其中每个所述非易失性存储单元都能存储多于两个的存储器状态，并且其中对多于两个的每个所述存储器状态执行额外的所述大多数表决。

23.  一种电路装置，包括：
一个非易失性存储装置，其进一步包括：
多个非易失性存储单元；和
一个装置，其通过比较所述所选单元和基准单元的特性确定所选单元的读取状态，其中所述基准单元具有一个被偏置到一读取值的栅极，和如果所述所选单元超过所述基准单元，则所述所选单元的读取状态为高，并且如果所述所选单元小于所述基准单元，则所述所选单元的读取状态为低，并进一步包括：
一个第一所述基准单元，其所述栅极设置为第一值；
一个第一比较器，被连至所述基准单元和所述所选单元，其中所述第一读取状态是所述第一比较器的输出；
一个第二所述基准单元，其所述栅极设置为所述第二值；
一个第二比较器，被连至所述基准单元和所述所选单元，其中所述第二读取装置是所述第二比较器的输出；
一个第三所述基准单元，其所述栅极设置为第三值；和
一个第三比较器，被连至所述基准单元和所述所选单元，其中所述第三读取状态是所述第三比较器的输出；和
一个微处理器装置，其能标记任一所述所选单元，其中由于弱编程高所以所述第二读取状态与所述第一读取状态不匹配，和能标记任一所述单元，其中所述第三读取状态与所述弱编程低的第一读取状态不匹配。

24.  根据权利要求23的所述装置，其中每个所述非易失性存储单元都能存储多于两个的存储器状态，并且其中多于两个的每个所述存储器状态包括一个确定读取状态的额外的所述装置。

25.  根据权利要求23的所述装置，还包括一个装置，其在一个基于来自所述微处理器装置的信号的读取操作期间，从所述非易失性存储装置中有选择性地输出所述第一、第二、和第三读取状态到一个微处理器装置。

26.  根据权利要求23的所述装置，其中在一个读取操作期间，一直从所述非易失性存储装置中输出所述第一、第二、和第三读取状态到一微处理器装置。

27.  根据权利要求23的所述装置，还包括一个连至所述微处理器装置的独立的存储装置。

28.  根据权利要求23的所述装置，其中所述微处理器装置能用存储于所述独立的存储装置中的数据比较所述第二和第三读取状态。

29.  根据权利要求23的所述装置，其中所述微处理器装置能够通过第一、第二、和第三读取状态的大多数表决来确定任一所选单元的经筛选的读取状态。

30.  根据权利要求21的所述装置，其中每个所述非易失性存储单元都能存储多于两个的存储器状态，并且其中对多于两个的每个所述存储器状态执行额外的所述大多数表决。

预检测数据丢失的闪速存储器
技术领域
本发明涉及非易失性存储装置，尤其是，涉及一种防止在非易失性存储装置中的数据保存错误的方法和电路。
背景技术
非易失性存储器在基于微处理器的系统中是最重要的部件。通过使用诸如闪速存储器这样的非易失性、可重编程的存储器，实现了最大的系统灵活性。通过在闪速存储器中存储操作程序或关键的系统参数，能够在现场迅速并永久地改变系统特性。
现在，参见图1，以原理图22和截面10的形式示出了一种典型的闪速存储单元。闪速单元10是一种MOS晶体管的形式，其中该MOS晶体管具有一个在衬底区12上所形成的源极16和漏极14。形成了一种复式栅极，其包括一个控制栅极(CG)20和一个浮动栅极(FG)18。通过象本领域中公知的那样偏置控制栅极20、漏极14和源极16，可以操作该晶体管。浮动栅极18包括一个导电区，该导电区由一个第一电介质区17与衬底12电隔离及由一个第二电介质区19与控制栅极20电隔离。如同在任一MOS晶体管中一样，当在控制栅极20上加一个足够大的偏压以产生一个从漏极14传送电荷到源极16的通道区时，所述装置导通。按照阈值电压(V_TH)限定必要的控制栅极偏置。如同在本领域中所公知的，电荷，可以以电子的形式，被移入浮动栅极18或从浮动栅极18移出。在浮动栅极18上的电荷的出现，将改变装置10的V_TH。这种情况可以被用来产生数字存储单元，其中按照出现大量电荷限定了第一状态，按照缺乏电荷限定了第二状态。为了编程或擦除单元10的状态，可以对控制栅极20、漏极14、和源极16的组合加一个较大的电压偏置，以使电荷移入浮动栅极18或使电荷从浮动栅极18移出。为了读出单元10的状态，控制栅极20可以被偏置到一个电压，由此所述装置将导通(ON)或关断(OFF)，这取决于浮动栅极的充电状态。如果装置是导通的，则从漏极14到源极16的电压偏置将使电流流动。可以象在本领域中所公知的那样，检测有或没有这种电流流动，以确定单元10的状态。
现在，参见图2，示出了一个用于读取闪速单元的典型的电路图。示出了集成电路装置的一部分30，其展示了非易失性单元的一个阵列32。通过用本领域中公知的方法评价(assert)它的字线WL 42和位线BL，来选取所述存储器阵列的一个特定单元34。WL电压被连至单元34的控制栅极，及BL电压V_BL被连至漏极。所述单元的电流I_CELL是单元34的漏极到源极(drain-to-source)电流(I_DS)。如果所述单元的阈值电压(V_TH)大于WL电压，则单元34将关断并且I_CELL将变得非常小。如果单元的V_TH小于WL电压，则单元34将导通并且I_CELL将变得大得多。
为了确定所述的相对V_TH，及由此确定单元34的逻辑状态，使用了一个基准单元36。基准单元36包括一个具有一个固定V_TH的可比较的闪速装置。基准单元36的控制栅极被偏置到一个基准电压V_REF并且漏极被偏置到一个位线电压V_BL。产生了一个基准电流I_REF。用一个比较器40来比较基准电流I_REF和单元电流I_CELL。所述比较器输出端46是经解码的CELL STATE(单元状态)，其是高或低。
通常，闪速存储器阵列中的每个单元的逻辑状态按下述程序在工厂中测试。理论上，所述装置的被隔离的浮动栅极和所述固态特征，将使数据保存时间非常长。然而，在本领域中已知一个对单元的保存特性的统计分布，并且一些数据单元将显示出比平均值明显短的数据保存时间。还进一步发现了，这些漏电单元，随着时间的过去会具有一个非恒定数量的浮动栅极电荷。如果，例如，一个单元在编程期间被充足了电，则最初所述单元将读取“X”的正确单元状态，但是随后在所述浮动栅极已经被充分放电时将读取“Y”的一个不正确单元状态。对照于一组或脉冲串失效，这种被缩短的数据保存单元将引起单个位的失效。在某些应用中，尤其是自动或工业控制系统，由这种存储器错误所导致的产品事故，是个严重的问题。因此，防止这种存储器错误是有很大好处的。
几种现有技术发明涉及了在非易失性存储器中检测位错误的方法。Sacki的美国专利6,483,745 B2，讲授了一种检测并纠正非易失性单元中软错误的方法及电路。利用三个不同的基准晶体管对所述单元读取三次。一个基准是标准的读取基准，一个基准是用于一个编程状态阈值的，及一个基准是用于一个擦除状态阈值地。通过比较三个读取中的每个的结果，能够确定所述单元状态和容限。Auclair et al的美国专利6,049,899描述了一种检测非易失性存储器阵列中软错误的方法和电路。利用可变控制栅极电压或利用可变基准电流对单元进行读取以由此估计所述单元的状态和容限(margin)。刷新容限不足的单元。Yoshida et al的美国专利6,525,960 B2，公开了一种写多个值的方法和电路、非易失性存储器阵列。公开了一种纠正不稳定单元的方法。
发明内容
本发明的主要目的，是提供一种高效并且完全可制造的集成电路装置。
本发明的又一个目的，是提供一种检测并纠正非易失性存储装置中弱(weak)单元状态的方法。
本发明的再一个目的，是预防非易失性存储装置中的位错误。
本发明的再一个目的，是用一种有效的方法选择性地刷新非易失性存储装置中的存储单元。
本发明的再一个目的，是提供一种持续检测弱单元状态的方法。
本发明的再一个目的，是提供一种用于多电平(level)非易失性存储装置和用于二进制非易失性存储器的方法。
本发明又一目的，是提供一种能够检测弱编程单元状态的非易失性存储装置。
根据本发明的所述目的，实现了一种检测并纠正非易失性存储装置中的弱编程单元的方法。所述方法包括提供多个非易失性存储单元。一种读取所选单元的装置对所选单元的特性(performance)和基准单元的特性进行比较。如果所选的单元超过基准单元则所选单元的读取状态为高。如果所选的单元小于基准单元则所选单元的读取状态为低。随着基准单元被偏置到一个第一值，通过读取所选单元获得一个第一读取状态。随着基准单元被偏置到一个大于第一值的第二值，通过读取所选单元获得一个第二读取状态。如果第一和第二读取状态不匹配，则所选单元被标记为弱编程的、为高。随着基准单元被偏置到一个小于第一值的第三值，通过读取所选单元获得一个第三读取状态。如果第一和第三读取状态不匹配，则所选单元被标记为弱编程的、为低。如果所选单元被弱编程，则刷新所选单元。
而且根据本发明的目的，实现了一种非易失性存储装置。该装置包括多个非易失性存储单元和一个通过比较所选单元和基准单元的特性确定所选单元的读取状态的装置。所述基准单元具有一个被偏置到一读取值的栅极。所述读取状态是基于所述比较的一个较高(upper)值或是一个较低(lwer)值。确定读取状态的所述装置，还包括一个栅极设置为第一值的第一基准单元。一个第一比较器，被连至所述基准单元和所选单元。所述第一读取状态是所述第一比较器的输出。第二基准单元的栅极设置为一第二值。第二比较器被连至所述基准单元和所选单元。第三基准单元的栅极设置为一第三值。第三比较器被连至所述基准单元和所选单元。所述第三读取状态是所述第三比较器的输出。
附图说明
所附附图中展示了本说明书的重要部分，其示出了：
图1示出了一种现有技术的非易失性存储单元。
图2示出了一种读取非易失性存储器中的所选单元的现有技术方法。
图3示出了本发明的方法的优选实施例。
图4示出了本发明的装置的第一优选实施例。
图5示出了本发明的装置的第二优选实施例。
图6示出了本发明的装置的第三优选实施例。
图7示出了本发明的装置的第四优选实施例。
具体实施方式
本发明的优选实施例公开了检测并纠正弱编程闪速存储单元的方法。说明读取闪速存储单元的体系结构。对于本领域中普通技术人员来说，应该很清楚，本发明能够在不脱离本发明的范围的情况下被实施和扩展。
现在，参见图3，示出了本发明的方法60的优选实施例。下面，将给出并讨论本发明的几个重要特征。通过描述期间所涉及的图4所示出的第一具体装置，进一步说明了所述方法60。再次参见图4，示出了集成电路装置100的第一优选实施例。所述装置100包括非易失性装置的一个阵列104。所述非易失性单元可以包括利用任一公知结构和方法所形成的闪速单元。可以使用叠式栅极或分离栅极装置。此外，可以象本领域中公知的那样利用各种选址结构。一个特定单元106作为阵列内的“所选”单元来说明。作为关键特征，选址和偏置装置允许一个固定读偏压被强加于单元106的WL 122上，和允许一个固定BL偏压V_BL被强加在单元106的漏极上，由此产生一个单元电流I_CELL。在上面所描述的现有技术的装置，先假定相对的单元电流I_CELL将取决于所选单元106的阈值电压V_TH。最后，所述V_TH还将取决于在单元106的浮动栅极上所存储的电荷。
包括一装置108，其通过比较所选单元108的特性和几个基准单元110、114、及118的特性来确定所选单元106的读取状态。尤其是，确定读取状态的装置108包括一第一基准单元110和第一比较器138，一个第二基准单元114和第二比较器146以及一个第三基准单元118和第三比较器154。通过这种新颖的配置，能够独立地将所选单元106的漏极电流I_CELL和三个不同的、基准单元漏极电流I_NORM、I_UPPER、及I_LOWER进行比较。所述第一基准单元控制栅极被偏置到一个第一读取值(V_NORM)。这种第一读取值V_NORM126最好等于一较高状态值和较低状态值之间的一个中点。利用第一比较器138对第一基准110的漏极电流和所选单元106进行比较。第一比较器138的输出端142，是所述第一读取状态(CELL STATE1，单元状态)。例如，如果I_CELL大于I_NORM，则CELL STATE1是“较高状态”(其还可被限定成一个“1”或“0”)。如果I_CELL小于I_NORM，则CELL STATE1是“较低状态”。因此，所述第一比较器138设置为用来执行一个和在现有技术中一样的通常读取功能。
作为一个重要特征，第二基准单元114和第二比较器138提供一种装置，用于相对一个高于所述标准第一读取阈值V_NORM 126的第二阈值电平V_UPPER 130来测试所选单元106。第二基准单元114的控制栅极在一个读取操作期间设置为第二读取值V_UPPER 130。可以利用第二比较器146对所述由第二基准单元114所产生的漏极电流I_UPPER和所选单元106的漏极电流I_CELL进行比较。所述第二读取状态CELL STATE2是第二比较器146的输出150。在所述优选结构中，如果I_CELL大于I_UPPER，则CELL STATE2是“upper state(较高状态)”，及如果I_CELL小于I_UPPER，则CELL STATE2是“lower state(较低状态)”。以类似的方式，第三基准单元118和第三比较器154提供了一种针对第三阈值电平V_LOWER 134检测所选单元的装置，其中第三阈值电平V_LOWER134低于V_NORM 126的标准读取值。所述第三基准单元118的控制栅极，在一个读取操作期间设置为第三读取值V_LOWER。可以利用第三比较器154对所述由第三基准单元118所产生的漏极电流I_LOWER和所选单元106的漏极电流I_CELL进行比较。所述第三读取状态CELL STATE3是第三比较器154的输出158。在优选结构中，如果I_CELL大于I_LOWER，则CELL STATE3是“upper state(较高状态)”，及如果I_CELL小于I_LOWER，则CELL STATE3是“lower state(较低状态)”。
再次参见图3，现在将描述检测并纠正在上述非易失性存储装置中的弱单元状态的优选方法60。方法60包括，第一，在步骤65利用第一读取值读取所选单元以确定第一读取状态。所选单元可以包括一组单元，诸如一个字节(8位)或一个字(16位)。然而，每个单元，或位，都使用如图4所示的第一基准单元110和比较器138单独读取。
再次参见图3，在步骤70，所选单元在第二读取值处被读取，在这里第二读取值大于第一读取值。再次参见图4，所述第二读取相应于利用第二基准单元114的读取值，其中所述第二基准单元114被偏置在第二基准值V_UPPER处并利用第二比较器146进行比较。再次参见图3，作为一个重要的步骤，在步骤75中，任一第二读取状态与第一读取状态不匹配的单元，被标记为弱、较高状态单元。再次参见图4的实施例，对CELL STATE2 150读数(reading)和CELL STATE1 142读数进行比较，对于所选单元106来说，如果CELLSTAE2与CELL STATE1不相等，则可以推断出单元106被编程为所述“较高”状态。此外，还可以推断出所述单元仅仅被弱编程为“较高”状态。换句话说，当第一读取比较器142指示所述单元处于“较高”状态时，单元106已经被放电到不再传递更加严格的V_UPPER阈值的程度。根据本发明的描述，该单元106有失效的风险。另外，如果CELL STATE2等于CELL STATE1，则不是单元106处于“较低”状态就是单元106强烈地处于“较高”状态，并且因此不再有失效的危险。
再次参见图3，在步骤80，以小于第一读取值的第三读取值读取所选单元。再次参见图4，所述第三读取相应于利用第三基准单元118的读取，其中所述第三基准单元118被偏置在第三基准值V_LOWER处并利用第三比较器154进行比较。再次参见图3，作为一个重要的步骤，在步骤85中，任一其中第三读取状态与第一读取状态不匹配的单元，被标记为弱、较低状态单元。再次参见图4的具体实施例，对CELL STATE3 158的读数和CELL STATE1142的读数进行比较，对于所选单元106来说，如果CELL STAE3与CELLSTATE1不相等，则可以推断出单元106被编程为所述“较低”状态。此外，还可以推断出所述单元106仅仅被弱编程为“较低”状态。换句话说，当第一读取比较器142指示所述单元处于“较高”状态时，单元106已经被放电到不再传递更加更加严格的V_LOWER阈值的程度。根据本发明的技术，单元106有失效的风险。另外，如果CELL STATE3等于CELL STATE1，则不是单元106处于“较高”状态就是单元106强烈地处于“较低”状态，并且因此不再有失效的危险。
再次参见图3，在步骤90，刷新全部弱、“较高”状态或弱、“较低”状态的单元。即，通过如上所述那样比较第一、第二、和第三读取，本发明的方法可以检测非易失性阵列中特定的、弱编程位单元。这些弱编程单元向所述存储器系统呈现潜在的位错误。所述存储器系统通过下述方式做出响应，即把这些单元重新编程到他们现有的状态，不是“较高”就是“较低”，以便把这些单元恢复到一个强编程环境。
现在参见图5和6，示出了本发明的第二和第三优选实施例。每个实施例都示出了一个闪速存储装置，其中如上所述，所述闪速存储装置包括三个读数比较器和一个微处理器装置。尤其参见图5，第二具体实施例示出了闪速存储器200和一个微处理器232。所述闪速存储器200包括一个非易失性存储器阵列204和一个读取部分，其包括一个标准比较器212、一个高比较器208、及一个低比较器216。作为一个额外的重要特征，示出了一个装置220，其选择并提供一个特定读取通道给所述闪速存储器输出224。一个来自微处理器的信号228，以一个字节(8位)或一个字(16位)为基准，被用来选取标准、较高、及较低阈值数据读数中的任意一个作为数据读取值224，以便被输入到微处理器232中。
微处理器装置232通常利用标准阈值比较器212通过数据读取通道224来读出数据值。存储器阵列204的一整个部分、或块可以这样被传输进微处理器装置232并接着被存储于诸如RAM这样的第二级存储器结构中。接着，微处理器装置232可以进入一个测试模式，其中比较器控制信号228为数据读数选取较高基准比较信号或较低基准比较信号。例如，可以利用较高阈值基准比较器208读出存储器阵列204部分。然后，所述微处理器装置能够对存于所述RAM中的较高阈值数据读数和标准阈值数据读数进行比较。接着，微处理器装置232能够标记任一位，其中由于将被刷新的一个“弱”位，标准和较高阈值读数不一致。所述微处理器装置232通过经由DATA WRITE线226写这些单元(location)，能够接着刷新这些位单元(bit location)。
类似地，微处理器装置232能够进入一个测试模式，其中比较器控制信号228选取较低基准比较器LOWER REF216。接着，微处理器装置能够较低阈值数据读数和将存于所述RAM中的标准阈值数据读数进行比较。微处理器装置232能够标记任一位，其标准和低阈值读数与要被刷新的“弱”位不一致。接着，所述微处理器装置232能够通过经由DATA WRITE线226写这些位置，来刷新这些位单元。
再参见图6，示出了本发明的第三优选实施例。在该实施例中，闪速存储装置300包括一个存储器阵列304和一个进一步包括一个NORMAL阈值比较器312、一个UPPER阈值比较器308、及一个LOWER阈值比较器316的读取装置。在该实施例中，在每个读取操作的时候，阈值比较器308、312、和316中的每一个都经由UPPER READ(较高读取)320总线、NORM READ(标准读取)324总线和LOWER READ(较低读取)328总线，从闪速存储装置300中输出。因此，微处理器装置332可以持续监视对于“弱”数据位的到来的读取数据。作为优选的途径，如在下面表1中所示出的，利用一个表决方案，微处理器装置332筛选在UPPER READ320、NORM READ 324、及LOWER READ 328线上的输入数据字节/字的每个位，以检测并纠正弱位。如果数据位被检测为“弱”，则微处理器332利用所述DATA WRITE总线326刷新这些位。
表1用于弱位的检测和纠正的表决方案