半导体器件及其控制方法.pdf

本文公开了能够在写入恢复时间(tWR)期间，通过重写最后写入数据减少数据写入错误的半导体器件和控制它的方法。该半导体器件包括由数个重复单元组成的存储单元阵列；位线放大器，用于放大存储单元阵列的位线电压和互补位线电压之间的电压差；通过列选择线信号启动的切换器件，用于分别将数据线和互补数据线与位线和互补位线电连接；和写入驱动器，用于将写入数据电压供应给数据线和互补数据线，其中，列选择线信号是在写入恢复时间期间生成的。控制该半导体器件的方法包括如下步骤：将数据电压写入存储单元阵列中；和在写入恢复时间期间生成列选择线信号。

1.  一种半导体器件，包括：
含有数个单元的存储单元阵列；
位线放大器，用于放大存储单元阵列的位线电压和互补位线电压之间的电压差；
通过列选择线信号启动的切换器件，用于分别将数据线和互补数据线与位线和互补位线电连接；和
写入驱动器，用于将写入数据电压供应给数据线和互补数据线，
其中，列选择线信号是在写入恢复时间期间生成的。

2.  根据权利要求1所述的半导体器件，其中，在写入恢复时间期间重复地生成列选择线信号。

3.  根据权利要求2所述的半导体器件，进一步包括生成列选择线信号的信号发生器，
其中，为了生成列选择线信号，通过“与”门对列选择线允许信号和通过列地址信号启动的列地址选择信号进行“与”运算得出的信号启动信号发生器，和通过列选择线禁止信号去启动信号发生器。

4.  根据权利要求3所述的半导体器件，其中，在生成列选择线允许信号之后生成列选择线禁止信号。

5.  根据权利要求4所述的半导体器件，其中，与列选择线允许信号相比，以列选择线允许信号的周期的至少一半的延迟生成列选择线禁止信号。

6.  根据权利要求3所述的半导体器件，其中，信号发生器包括：
输入“与”门对列选择线允许信号和列地址选择信号进行“与”运算得出的信号的第一PMOS晶体管；
输入“与”门对列选择线允许信号和列地址选择信号进行“与”运算得出的信号的NMOS晶体管；
连接在第一PMOS晶体管和NMOS晶体管之间和输入列选择线禁止信号的反相信号的第二PMOS晶体管；和
与第二PMOS晶体管和NMOS晶体管之间的点相连接的反相器。

7.  根据权利要求6所述的半导体器件，其中，信号发生器进一步包括通过锁存器与该反相器相连接的第二反相器。

8.  根据权利要求3所述的半导体器件，其中，通过“与”门对写入允许信号和主时钟脉冲信号进行“与”运算生成列选择线允许信号。

9.  根据权利要求3所述的半导体器件，其中，通过“与”门对预定延迟时间之后的主时钟脉冲信号和通过主时钟脉冲信号的反相信号启动的写入允许信号进行“与”运算生成列选择线禁止信号。

10.  根据权利要求1所述的半导体器件，进一步包括生成写入允许信号的信号发生器，
其中，信号发生器是通过写入命令信号启动的和通过列地址脉冲串计数器的停止信号去启动的。

11.  根据权利要求10所述的半导体器件，其中，信号发生器包括：
输入写入命令信号的第一“或非”门；
通过锁存器与第一“或非”门连接和输入列地址脉冲串计数器的停止信号的第二“或非”门；和
与第一“或非”门的输出端连接的反相器。

12.  根据权利要求10所述的半导体器件，其中，在写入恢复时间的起始点之后以主时钟脉冲信号的至少一个时钟脉冲的延迟生成列地址脉冲串计数器的停止信号。

13.  根据权利要求12所述的半导体器件，其中，以与写入恢复时间的值成正比的延迟生成列地址脉冲串计数器的停止信号。

14.  根据权利要求13所述的半导体器件，其中，通过写入恢复时间允许信号启动列地址脉冲串计数器的停止信号。

15.  根据权利要求14所述的半导体器件，进一步包括生成写入恢复时间允许信号的信号发生器，
其中，信号发生器包括：
输入写入恢复时间确定信号的反相信号的PMOS晶体管；
输入写入恢复时间确定信号的反相信号的NMOS晶体管；
连接在PMOS晶体管和NMOS晶体管之间的熔丝；和
与熔丝和NMOS晶体管之间的连接点连接的反相器。

16.  根据权利要求15所述的半导体器件，其中，信号发生器进一步包括通过锁存器与该反相器相连接的第二反相器。

17.  根据权利要求3所述的半导体器件，其中，在预定延迟时间之后生成列地址信号之后生成内部列地址信号。

18.  根据权利要求17所述的半导体器件，其中，通过列地址脉冲串计数器的停止信号重置列地址信号。

19.  根据权利要求18所述的半导体器件，其中，通过列地址设置信号启动和在预定延迟时间之后生成列地址信号。

20.  根据权利要求19所述的半导体器件，其中，通过“与”门对主时钟脉冲信号和列地址设置信号的反相信号进行“与”运算得出的信号启动列地址信号，并且生成内部列地址信号。

21.  根据权利要求20所述的半导体器件，其中，在写入恢复时间的起始点之后主时钟脉冲信号的至少一个时钟脉冲期间生成列地址信号。

22.  根据权利要求21所述的半导体器件，其中，与写入恢复时间的值成正比地生成列地址信号。

23.  根据权利要求19所述的半导体器件，其中，通过写入允许信号启动列地址设置信号和在预定延迟时间之后去启动列地址设置信号。

24.  一种控制半导体器件的方法，该半导体器件包括含有数个单元的存储单元阵列；位线放大器，用于放大存储单元阵列的位线电压和互补位线电压之间的电压差；通过列选择线信号启动的切换器件，用于分别将数据线和互补数据线与位线和互补位线电连接；和写入驱动器，用于将写入数据电压供应给数据线和互补数据线，该方法包括如下步骤：
将数据电压写入存储单元阵列中；和
在写入恢复时间期间生成列选择线信号。

25.  根据权利要求24所述的方法，其中，生成列选择线信号的步骤包括重复地生成列选择线信号。

26.  根据权利要求25所述的方法，其中，生成列选择线信号的步骤包括利用写入允许信号启动列选择线信号。

27.  根据权利要求26所述的方法，其中，生成列选择线信号的步骤包括在写入恢复时间的起始点之后主时钟脉冲信号的至少一个时钟脉冲期间生成写入允许信号。

28.  根据权利要求27所述的方法，其中，生成列选择线信号的步骤包括与写入恢复时间的值成正比地生成写入允许信号。

29.  根据权利要求28所述的方法，其中，生成列选择线信号的步骤包括利用列地址脉冲串计数器的停止信号去启动写入允许信号。

30.  根据权利要求29所述的方法，其中，生成列选择线信号的步骤包括在写入恢复时间的起始点之后以主时钟脉冲信号的至少一个时钟脉冲的延迟生成列地址脉冲串计数器的停止信号。

31.  根据权利要求30所述的方法，其中，生成列选择线信号的步骤包括与写入恢复时间的值成正比地生成列地址脉冲串计数器的停止信号。

半导体器件及其控制方法
本申请要求2003年8月8日向韩国知识产权局提出的韩国专利申请第10-2003-0055014号的优先权，特此引用，以供参考。
技术领域
本发明涉及半导体器件，尤其涉及能够在写入恢复时间(tWR)期间，通过重写最后写入数据减少数据写入错误的半导体器件和控制它的方法。
背景技术
一般说来，写入恢复时间(tWR)被定义为从半导体器件的前一次写入操作之后直到允许读取或写入操作的时间，即，从写入最后数据的时刻到输入预充电命令信号的时刻之间的时间间隔。
具体地说，在同步半导体器件，例如，同步动态随机访问存储器(SDRAM)，或双数据速率同步动态随机访问存储器(DDR SDRAM)中，通过时钟脉冲的个数，譬如，通过tWR＝2个时钟脉冲或tWR＝3个时钟脉冲表示写入恢复时间(tWR)，和具体地说，在更高速同步半导体器件中，写入恢复时间(tWR)是几个或更多个时钟脉冲。
传统上，由于当在半导体器件不能保证足够的写入恢复时间(tWR)的状态下，进行读取或写入操作时，存在着错误操作的风险，存储写入数据电压的存储单元阵列和供应写入数据电压的写入驱动器是相互电分离的。
于是，在写入恢复时间(tWR)期间，只通过与存储单元阵列连接的列线把写入数据电压供应给传统半导体器件。
但是，在传统半导体器件中，应该延长写入恢复时间(tWR)，以便充分地为存储单元阵列供应最后写入数据电压。如果不这样做，尤其是，如果最后写入数据与存储的数据冲突，存在着在最后数据写入过程中发生错误的风险。
发明内容
本发明的特征是提供一种能够在写入恢复时间(tWR)期间，通过只重复地启动写入最后数据的列线，充分地将最后数据电压供应给存储单元阵列的半导体器件。
根据本发明的一个方面，提供了包括如下部件的半导体器件：含有数个单元的存储单元阵列；位线放大器，用于放大存储单元阵列的位线电压和互补位线电压之间的电压差；通过列选择线信号启动的切换器件，用于分别将数据线和互补数据线与位线和互补位线电连接；和写入驱动器，用于将写入数据电压供应给数据线和互补数据线，其中，列选择线信号是在写入恢复时间期间生成的。
在一个实施例中，在写入恢复时间期间重复地生成列选择线信号。
在一个实施例中，半导体器件进一步包括生成列选择线信号的信号发生器，其中，为了生成列选择线信号，通过AND(“与”)门对列选择线允许信号和通过列地址信号启动的列地址选择信号进行AND运算得出的信号启动信号发生器，和通过列选择线禁止信号去启动信号发生器。
在一个实施例中，在生成列选择线允许信号之后生成列选择线禁止信号。
在一个实施例中，与列选择线允许信号相比，延迟列选择线允许信号的周期的至少一半地生成列选择线禁止信号。
在一个实施例中，信号发生器包括：输入AND门对列选择线允许信号和列地址选择信号进行AND运算得出的信号的第一PMOS(p-沟道金属氧化物半导体)晶体管；输入AND门对列选择线允许信号和列地址选择信号进行AND运算得出的信号的NMOS(n-沟道金属氧化物半导体)晶体管；连接在第一PMOS晶体管和NMOS晶体管之间和输入列选择线禁止信号的反相信号的第二PMOS晶体管；和与第二PMOS晶体管和NMOS晶体管之间的一点连接的反相器。
在一个实施例中，信号发生器进一步包括通过锁存器与该反相器相连接的第二反相器。
在一个实施例中，通过AND门对写入允许信号和主时钟脉冲信号进行AND运算生成列选择线允许信号。
在一个实施例中，通过AND门对预定延迟时间之后的主时钟脉冲信号和通过主时钟脉冲信号的反相信号启动的写入允许信号进行AND运算生成列选择线禁止信号。
在一个实施例中，半导体器件进一步包括生成写入允许信号的信号发生器，其中，信号发生器是通过写入命令信号启动的和通过列地址脉冲串计数器的停止信号去启动的。
在一个实施例中，信号发生器包括：输入写入命令信号的第一NOR(“或非”)门；通过锁存器与第一NOR门连接和输入列地址脉冲串计数器的停止信号的第二NOR门；和与第一NOR门的输出端连接的反相器。
在一个实施例中，在写入恢复时间的起始点之后延迟主时钟脉冲信号的至少一个时钟脉冲地生成列地址脉冲串计数器的停止信号。
在一个实施例中，与写入恢复时间的值成正比地延迟生成列地址脉冲串计数器的停止信号。
在一个实施例中，通过写入恢复时间允许信号启动列地址脉冲串计数器的停止信号。
在一个实施例中，半导体器件进一步包括生成写入恢复时间允许信号的信号发生器，其中，信号发生器进一步包括：输入写入恢复时间确定信号的反相信号的PMOS晶体管；输入写入恢复时间确定信号的反相信号的NMOS晶体管；连接在PMOS晶体管和NMOS晶体管之间的熔丝；和与熔丝和NMOS晶体管之间的连接点连接的反相器。
在一个实施例中，信号发生器进一步包括通过锁存器与该反相器相连接的第二反相器。
在一个实施例中，在预定延迟时间之后生成列地址信号之后生成内部列地址信号。
在一个实施例中，通过列地址脉冲串计数器的停止信号重置列地址信号。
在一个实施例中，通过列地址设置信号启动和在预定延迟时间之后生成列地址信号。
在一个实施例中，通过AND门对主时钟脉冲信号和列地址设置信号地反相信号进行AND运算得出的信号启动列地址信号，并且生成内部列地址信号。
在一个实施例中，在写入恢复时间的起始点之后主时钟脉冲信号的至少一个时钟脉冲期间生成列地址信号。
在一个实施例中，与写入恢复时间的值成正比地生成列地址信号。
在一个实施例中，通过写入允许信号启动和在预定延迟时间之后去启动列地址设置信号。
根据本发明的另一个方面，提供了控制包括如下部件的半导体器件的方法：含有数个单元的存储单元阵列；位线放大器，用于放大存储单元阵列的位线电压和互补位线电压之间的电压差；通过列选择线信号启动的切换器件，用于分别将数据线和互补数据线与位线和互补位线电连接；和写入驱动器，用于将写入数据电压供应给数据线和互补数据线。该方法包括如下步骤：将数据电压写入存储单元阵列中，和在写入恢复时间期间生成列选择线信号。
在一个实施例中，生成列选择线信号的步骤包括重复地生成列选择线信号。
在一个实施例中，生成列选择线信号的步骤包括利用写入允许信号启动列选择线信号。
在一个实施例中，生成列选择线信号的步骤包括在写入恢复时间的起始点之后主时钟脉冲信号的至少一个时钟脉冲期间生成写入允许信号。
在一个实施例中，生成列选择线信号的步骤包括与写入恢复时间的值成正比地生成写入允许信号。
在一个实施例中，生成列选择线信号的步骤包括利用列地址脉冲串计数器的停止信号去启动写入允许信号。
在一个实施例中，生成列选择线信号的步骤包括在写入恢复时间的开头之后延迟主时钟脉冲信号的至少一个时钟脉冲地生成列地址脉冲串计数器的停止信号。
在一个实施例中，生成列选择线信号的步骤包括与写入恢复时间的值成正比地生成列地址脉冲串计数器的停止信号。
附图说明
通过结合附图，对本发明的优选实施例进行如下详细描述，本发明的上面和其它目的、特征和优点将更加清楚，其中，在不同的图形中，自始至终用相同的标号表示相同的部分。这些附图未必是成比例的，而是着重于例示本发明的原理。
图1是示出传统半导体器件的方块图；
图2是示出传统半导体器件的计数器控制器的电路图；
图3是示出传统半导体器件(在tWR＝2个时钟脉冲的情况下)的写入操作的时序图；
图4是例示根据本发明实施例的半导体器件的方块图；
图5是例示根据本发明实施例的半导体器件中列选择线信号的允许和禁止信号发生器的电路图；
图6是例示根据本发明实施例的半导体器件中的命令信号控制器的电路图；
图7是例示根据本发明实施例的半导体器件中的列地址缓冲器的电路图；
图8是例示根据本发明实施例的半导体器件中的主解码器的电路图；
图9是例示根据本发明实施例的半导体器件中的列地址设置信号发生器的电路图；
图10是例示根据本发明实施例的半导体器件中的计数器控制器的电路图；
图11是例示根据本发明实施例的半导体器件中的写入恢复时间允许信号发生器的电路图；和
图12是示出根据本发明实施例的半导体器件(在tWR＝2个时钟脉冲的情况下)的写入操作的时序图。
具体实施方式
图1是示出传统半导体器件的方块图。如图1所示，半导体器件一般包括由数个重复单元组成的存储单元阵列120；位线放大器130，用于放大存储单元阵列120的位线BL电压和互补位线/BL电压之间的电压差；切换器件MN1和MN2，用于分别将数据线DL和互补数据线/DL与位线BL和互补位线/BL电连接；和写入驱动器140，用于将写入数据电压供应给数据线DL和互补数据线/DL。
当通过字线信号WL启动字线时，电启动位线BL和存储单元阵列120中的存储单元，于是，通过位线BL将写入驱动器140供应的写入数据电压写入存储单元中。
当将写入驱动器140供应的写入数据电压施加于位线BL时，位线放大器130放大位线BL电压和互补位线/BL电压之间的电压差，并且，将放大的电压供应给位线BL。
通过列选择线信号CSL启动的切换器件MN1和MN2分别将数据线DL和互补数据线/DL与位线BL和互补位线/BL电连接。
通过写入允许信号PWR启动的写入驱动器140将提供于其上的数据DIN电压提供给数据线DL和互补数据线/DL。
通过主时钟脉冲信号CLK和写入允许信号PWR启动的列选择线允许信号PCSLE和禁止信号PCSLD发生器10将列选择线允许信号PCSLE和列选择线禁止信号PCSLD供应给主解码器60。
命令信号控制器20接收命令信号CMD和将低电平主信号PR供应给字线驱动器30。另外，这个控制器生成写入允许信号和通过列地址脉冲串计数器的停止信号CNTSTOP去启动。通过低电平主信号PR启动的字线驱动器30将字线信号供应给存储单元阵列120。
通过主时钟脉冲信号CLK、列地址设置信号CASET和反相列地址设置信号CASETB启动、和通过列地址脉冲串计数器的停止信号CNTSTOP重置的列地址缓冲器40接收外部地址信号ADDR和内部地址信号PCAi，并且将列地址信号CAi供应给预解码器50。
预解码器50接收列地址信号CAi，并且将列地址选择信号DCAij供应给主解码器60。
通过列选择线允许信号PCSLE启动和通过列选择线禁止信号PCSLD去启动的主解码器60接收列地址选择信号DCAij和生成列选择线信号CSL。
列地址设置信号CASET发生器70接收写入允许信号PWR，并且生成列地址设置信号CASET和反相列地址设置信号CASETB。
通过主时钟脉冲信号CLK和写入允许信号PWR启动的列地址计数器80生成内部列地址信号PCAi。
通过主时钟脉冲信号CLK和写入允许信号PWR启动的列地址脉冲串计数器90将第三列地址脉冲串计数器输出信号CNT2供应给计数器控制器100。
计数器控制器100接收第三列地址脉冲串计数器输出信号CNT2，并且生成列地址脉冲串计数器的停止信号CNTSTOP。
在如上构成的传统半导体器件中，在写入恢复时间(tWR)期间，由于列选择线信号CSL被去启动，和如果写入驱动器将最后写入数据电压施加于位线BL，切换器件MN1和MN2也被去启动，所以位线BL和互补位线/BL分别与数据线DL和互补数据线/DL电绝缘。
因此，在写入恢复时间(tWR)期间，施加于位线BL的最后写入数据电压只通过位线放大器130施加于存储单元阵列120的存储单元。
另外，随着字线信号WL被预充电信号PRE去启动，字线和存储单元阵列120的存储单元相互电绝缘。此时，位线BL的电压被确定为存储单元阵列120的存储单元的电压。
图2是传统半导体器件的计数器控制器的电路图。如图2所示，与恢复时间(tWR)的值无关，计数器控制器100总是通过AND逻辑门107对第三列地址脉冲串计数器输出信号CNT2和电源电压信号VDD进行AND运算生成列地址脉冲串计数器的停止信号CNTSTOP。图2示出了在数据脉冲串的长度是4情况下的运算电路。
图3是示出传统半导体器件(在tWR＝2个时钟脉冲的情况下)的写入操作的时序图。一般说来，如图3所示，当在主时钟脉冲信号CLK的C2上输入启动命令信号和外部地址信号ADDR时，半导体器件设置成被启动和与外部地址信号相对应的字线信号WL被启动。字线信号WL通过预充电命令信号PRE去启动。
当在主时钟脉冲信号CLK的C4上输入写入命令信号WRITE和外部地址信号ADDR时，写入第一数据D0的列地址信号CAi(Y0)被启动。当输入写入命令信号WRITE时，写入允许信号PWR被启动，于是，列地址设置信号CASET被启动。
列地址脉冲串计数器输出信号CNT0、CNT1和CNT2通过写入允许信号PWR启动。第一列地址脉冲串计数器输出信号CNT0通过计数主时钟脉冲信号CLK来启动，第二列地址脉冲串计数器输出信号CNT1通过计数第一列地址脉冲串计数器输出信号CNT0来启动，和第三列地址脉冲串计数器输出信号CNT2通过计数第二列地址脉冲串计数器输出信号CNT1来启动。
在写入第一数据D0的列地址信号CAi(Y0)被启动之后，接着的列地址信号Y1、Y2、和Y2通过列地址脉冲串计数器输出信号CNT0、CNT1和CNT2来启动。
列地址脉冲串计数器的停止信号CNTSTOP被第三列地址脉冲串计数器输出信号CNT2启动，于是，写入允许信号PWR被去启动。
列选择线允许信号PCSLE和列选择线禁止信号PCSLD通过写入允许信号PWR启动，和列选择线信号CSL通过列选择线允许信号PCSLE启动和通过列选择线禁止信号PCSLD去启动。
在传统半导体器件中，在写入恢复时间(tWR)期间，当通过列选择线信号CSL将最后数据D3传送到位线BL时，列选择线信号CSL被去启动，于是，位线BL和数据线DL相互电绝缘。
图4是例示根据本发明实施例的半导体器件的方块图，其中，给予与图1到3相同的部分以相同的标号，为了简便起见，不重复对它们的详细描述。
写入恢复时间(tWR)允许信号发生器300根据对应写入恢复时间(tWR)的值，将写入恢复时间(tWR)允许信号PtWR1、PtWR2、和PtWR3供应给计数器控制器200。
计数器控制器200通过对列地址脉冲串计数器输出信号CNT0、CNT1和CNT2和对应写入恢复时间(tWR)允许信号PtWR1、PtWR2、和PtWR3的AND运算，提供列地址脉冲串计数器的停止信号CNTSTOP。列地址脉冲串计数器的停止信号CNTSTOP与写入恢复时间(tWR)的值成正比地延迟。于是，命令信号控制器在写入恢复时间(tWR)期间，继续生成写入允许信号PWR。
通过主时钟脉冲信号CLK和写入允许信号PWR启动的列地址计数器80将内部列地址信号PCAi供应给列地址缓冲器40。在写入恢复时间(tWR)期间，列地址计数器80在主时钟脉冲信号CLK的一个或多个时钟脉冲内继续生成内部列地址信号PCAi的最后信号。因此，在写入恢复时间(tWR)期间，列地址缓冲器40在主时钟脉冲信号CLK的一个或多个时钟脉冲内继续生成最后列地址信号CAi。
因此，在写入恢复时间(tWR)期间，主解码器60生成最后列选择线信号CSL3。
与在写入恢复时间(tWR)期间，只通过位线放大器130供应位线BL电压的传统半导体器件相比，在根据本发明实施例的半导体器件中，在写入恢复时间(tWR)期间，通过重复地供应列选择线信号CSL，使写入驱动器140供应位线BL电压。
具体地说，在最后写入数据与存储的数据发送冲突的情况下，可以更有效地保证写入数据电压。
图5是例示根据本发明实施例的半导体器件中列选择线信号的允许和禁止信号发生器的电路图。如图5所示，通过AND门11对写入允许信号PWR和时钟脉冲信号CLK进行AND运算生成列选择线允许信号PCSLE。
如图5所示，通过AND门13对预定延迟时间之后的主时钟脉冲信号CLK和通过主时钟脉冲信号CLK的反相信号启动的写入允许信号PWR进行AND运算生成列选择线禁止信号PCSLD。
这样，由于列选择线禁止信号PCSLD是从通过主时钟脉冲信号CLK的反相信号启动的写入允许信号PWR中生成的，与列选择线允许信号PCSLE相比，可以往后延迟地生成它。
最好，与列选择线允许信号PCSLE相比，延迟了列选择线允许信号PCSLE的周期的一半(1/2)之后生成列选择线禁止信号PCSLD。
图6是例示根据本发明实施例的半导体器件中的命令信号控制器的电路图。通过外部输入的命令信号当中定义命令解码器21中的写操作的写入命令信号PWRITE启动和通过列地址脉冲串计数器的停止信号CNTSTOP去启动的命令信号控制器20生成写入允许信号PWR。此外，命令解码器21生成启动字线驱动器30的低电平主信号PR。
如图6所示，生成写入允许信号PWR的信号发生器可以被配置成包括输入写入命令信号PWRITE的第一NOR门22、通过锁存器与第一NOR门连接和输入列地址脉冲串计数器的停止信号CNTSTOP的第二NOR门23、和与第一NOR门的输出端连接的反相器24。
图7是例示根据本发明实施例的半导体器件中的列地址缓冲器的电路图。如图7所示，随着在预定延迟时间之后，通过缓冲器传送外部地址信号ADDR，通过列地址脉冲串计数器的停止信号CNTSTOP重置和通过列地址设置信号CASET启动的列地址缓冲器40生成列地址信号CAi。
在列地址缓冲器40通过外部地址信号ADDR生成列地址信号CAi之后，通过AND门47对主时钟脉冲信号CLK和列地址信号CASET的反相信号进行AND运算得出的信号启动它，并且，随着内部列地址信号PCAi被传送，它生成列地址信号CAi。
图8是例示根据本发明实施例的半导体器件中的主解码器的电路图。通过AND门61对列选择线允许信号PCSLE和通过列地址信号CAi启动的列地址选择信号DCAij进行AND运算得出的信号启动和通过列选择线禁止信号PCSLD去启动的主解码器60生成列选择线信号CSL。
如图8所示，主解码器60包括输入AND门61对列选择线允许信号PCSLE和列地址选择信号DCAij进行AND运算得出的信号的第一PMOS晶体管63、输入AND门61对列选择线允许信号PCSLE和列地址选择信号DCAij进行AND运算得出的信号的NMOS晶体管65、连接在第一PMOS晶体管63和NMOS晶体管65之间和输入列选择线禁止信号PCSLD的反相信号的第二PMOS晶体管64、和与第二PMOS晶体管64和NMOS晶体管65之间的一点连接的反相器66。
当列选择线允许信号PCSLE和列选择线禁止信号PCSLD两者都是高电平时，对它们进行AND运算得出的信号变成高电平，于是，第一PMOS晶体管63被关闭和NMOS晶体管65被打开。于是，随着反相器66的输入保持在低电平上，列选择线信号CSL被启动。
当列选择线禁止信号PCSLD是高电平时，将作为反相信号的低电平信号输入到第二PMOS晶体管64，于是，第二PMOS晶体管64被打开。于是，随着反相器66的输入保持在高电平上，列选择线信号CSL被去启动。
随着列选择线禁止信号PCSLD被主时钟脉冲信号CLK的反相信号允许的写入允许信号PWR启动，可以与列选择线允许信号PCSLE相比延迟地生成它。
然后，在通过列选择线允许信号PCSLE启动列选择线信号CSL之后，可以通过列选择线禁止信号PCSLD去启动列选择线信号CSL。
如上所述，最好，与列选择线允许信号PCSLE相比，延迟了列选择线禁止信号PCSLE的周期的至少一半(1/2)之后生成列选择线禁止信号PCSLD。
随着通过锁存器进一步使反相器66与第二反相器67相连接，电荷在第二PMOS晶体管64和NMOS晶体管65之间的连接点上被共享，可以防止列选择线信号CSL浮动，即，防止列选择线信号CSL处于一种不能确定信号的逻辑状态的状况。
由于第二反相器67锁存列选择线信号CSL，构成第二反相器67的PMOS晶体管和NMOS晶体管的宽度最好被设计成小于反相器66中的那些晶体管的宽度，以便于列选择线信号CSL的变换。
作为通过预解码器50解码的信号的列地址选择信号DCAij含有选择数条列线之一所需的列地址信息。
图9是例示根据本发明实施例的半导体器件中的列地址设置信号CASET发生器的电路图。列地址设置信号CASET通过写入允许信号PWR启动和在预定延迟时间之后被去启动。
如图9所示，列地址设置信号CASET发生器70通过AND门74对写入允许信号PWR和来自输入写入允许信号PWR的三个串联反相器71、72、和73(一串反相器)的输出信号进行AND运算，生成列地址设置信号CASET。
当写入允许信号PWR被启动时，由于来自一串反相器71、72、和73的输出信号在预定延迟时间之后被去启动，列地址设置信号CASET在延迟时间期间被启动。
由于写入允许信号PWR的延迟时间与该串反相器71、72、和73中反相器的个数成正比地增加，通过调整该串反相器71、72、和73中反相器的个数，列地址设置信号CASET发生器70可以调整启动列地址设置信号CASET的时间。
只有当该串反相器71、72、和73中反相器的个数是奇数时，才可以在预定延迟时间之后去启动列地址设置信号CASET。
图10是例示根据本发明实施例的半导体器件中的计数器控制器的电路图。如图10所示，计数器控制器200在写入恢复时间(tWR)是1(一个时钟脉冲)的情况下，通过AND门205对第三列地址脉冲串计数器输出信号CNT2和对应的写入恢复时间(tWR)允许信号tWR1进行AND运算，生成列地址脉冲串计数器的停止信号CNTSTOP。
计数器控制器200在写入恢复时间(tWR)是2(两个时钟脉冲)的情况下，通过AND门202对AND门201对第一列地址脉冲串计数器输出信号CNT0和第三列地址脉冲串计数器输出信号CNT2进行AND运算得出的信号和对应的写入恢复时间允许信号tWR2进行AND运算，生成列地址脉冲串计数器的停止信号CNTSTOP，和在写入恢复时间(tWR)是3(三个时钟脉冲)的情况下，通过AND门204对AND门203对第二列地址脉冲串计数器输出信号CNT1和第三列地址脉冲串计数器输出信号CNT2进行AND运算得出的信号和对应的写入恢复时间允许信号tWR3进行AND运算，生成列地址脉冲串计数器的停止信号CNTSTOP。
列地址脉冲串计数器输出信号CNT0、CNT1和CNT2通过写入允许信号PWR启动。第一列地址脉冲串计数器输出信号CNT0通过计数主时钟脉冲信号CLK来启动，第二列地址脉冲串计数器输出信号CNT1通过计数第一列地址脉冲串计数器输出信号CNT0来启动，和第三列地址脉冲串计数器输出信号CNT2通过计数第二列地址脉冲串计数器输出信号CNT1来启动。
于是，与第一列地址脉冲串计数器输出信号CNT0相比，第二列地址脉冲串计数器输出信号CNT1是延迟了主时钟脉冲信号CLK的一个时钟脉冲生成的，并且，信号CNT1的生成间隔是第一列地址脉冲串计数器输出信号CNT0的生成间隔的两倍。
类似地，与第二列地址脉冲串计数器输出信号CNT1相比，第三列地址脉冲串计数器输出信号CNT2是延迟了主时钟脉冲信号CLK的一个时钟脉冲生成的，并且，信号CNT2的生成间隔是第二列地址脉冲串计数器输出信号CNT1的生成间隔的两倍。
于是，在写入恢复时间(tWR)是2(两个时钟脉冲)的情况下，与写入恢复时间(tWR)是1(一个时钟脉冲)的情况相比，列地址脉冲串计数器的停止信号CNTSTOP是延迟了主时钟脉冲信号CLK的一个时钟脉冲生成的，和在写入恢复时间(tWR)是3(三个时钟脉冲)的情况下，与写入恢复时间(tWR)是2(两个时钟脉冲)的情况相比，列地址脉冲串计数器的停止信号CNTSTOP是延迟了主时钟脉冲信号CLK的一个时钟脉冲生成的。
类似地，在计数器控制器200中，与第三列地址脉冲串计数器输出信号CNT2相比，第四列地址脉冲串计数器输出信号是延迟了主时钟脉冲信号CLK的一个时钟脉冲生成的，并且，具有两倍于第三列地址脉冲串计数器输出信号CNT2的生成间隔的生成间隔。此外，列地址脉冲串计数器的停止信号CNTSTOP是通过AND门对AND门对第四列地址脉冲串计数器输出信号和第三列地址脉冲串计数器输出信号CNT2进行AND运算得出的信号和对应的写入地址时间允许信号tWR4进行AND运算生成的。于是，在写入恢复时间(tWR)是4(四个时钟脉冲)的情况下，与写入恢复时间(tWR)是3(三个时钟脉冲)的情况相比，列地址脉冲串计数器的停止信号CNTSTOP的生成时间可以延迟主时钟脉冲信号CLK的一个时钟脉冲。
这样，计数器控制器200可以与数个写入恢复时间(tWR)的值成正比、延迟主时钟脉冲信号CLK的计时个数地生成列地址脉冲串计数器的停止信号CNTSTOP。
图11是例示根据本发明实施例的半导体器件中的写入恢复时间允许信号发生器的电路图。通过构造数量与相对于写入恢复时间(tWR)的值的种类数一样多的写入恢复时间允许信号发生器300，可以设置写入恢复时间(tWR)的所需值。
如图11所示，写入恢复时间允许信号发生器300包括输入写入恢复时间确定信号POWER_UP的反相信号的PMOS晶体管302、输入写入恢复时间确定信号POWER_UP的反相信号的NMOS晶体管304、连接在PMOS晶体管302和NMOS晶体管304之间、如有必要，将PMOS晶体管302与NMOS晶体管304电绝缘的熔丝303、和与熔丝303和NMOS晶体管304之间的一点相连接的反相器305。
在写入恢复时间允许信号发生器300中，当写入恢复时间确定信号POWER_UP处在低电平时，它的反相信号处在高电平，于是，PMOS晶体管302被关闭和NMOS晶体管304被打开。于是，由于反相器305的输入保持在低电平上，写入恢复时间允许信号PtWR1、PtWR2、和PtWR3被启动。
另一方面，在写入恢复时间允许信号发生器300中，当写入恢复时间确定信号POWER_UP处在高电平时，它的反相信号处在低电平，于是，PMOS晶体管302被打开和NMOS晶体管304被关闭。于是，由于反相器305的输入保持在高电平上，写入恢复时间允许信号PtWR1、PtWR2、和PtWR3被去启动。
随着通过锁存器进一步使反相器305与第二反相器306相连接，电荷在熔丝303和NMOS晶体管304之间的连接点上被共享，可以防止写入恢复时间允许信号PtWR1、PtWR2、和PtWR3浮动，即，一种不能确定信号的逻辑状态的状况。
由于第二反相器306锁存写入恢复时间允许信号PtWR1、PtWR2、和PtWR3，构成第二反相器306的PMOS晶体管和NMOS晶体管的宽度最好被设计成小于反相器305中的那些晶体管的宽度，以便于写入恢复时间允许信号PtWR1、PtWR2、和PtWR3的变换。
在与写入恢复时间的值相对应的一个熔丝303被切断，而其它熔丝303保证不变的状态下，写入恢复时间允许信号发生器300将写入恢复时间确定信号POWER_UP从低电平改变成高电平和使信号POWER_UP保持在高电平上。
于是，在熔丝303被切断的情况下，随着在写入恢复时间确定信号POWER_UP处在低电平的状态下，反相器305的输入变成低电平，写入恢复时间允许信号PtWR1、PtWR2、和PtWR3被启动。此时，即使写入恢复时间确定信号POWER_UP改变到高电平状态，由于熔丝303将PMOS晶体管302与NMOS晶体管304电绝缘，反相器305的输入保持在低电平上，和写入恢复时间允许信号PtWR1、PtWR2、和PtWR3仍然被启动。
另一方面，在熔丝303未被切断的情况下，随着在写入恢复时间确定信号POWER_UP处在低电平的状态下，反相器305的输入变成低电平，写入恢复时间允许信号PtWR1、PtWR2、和PtWR3被启动。但是，如果写入恢复时间确定信号POWER_UP改变到高电平状态，由于PMOS晶体管302和NMOS晶体管304相互电连接，和由此，反相器305的输入被改变成高低电平，写入恢复时间允许信号PtWR1、PtWR2、和PtWR3被去启动。
图12是示出根据本发明实施例的半导体器件(在tWR＝2个时钟脉冲的情况下)的写入操作的时序图。如图12所示，当在主时钟脉冲信号CLK的C2上输入启动命令信号和外部地址信号ADDR时，根据本发明实施例的半导体器件设置成启动的并且与外部地址信号相对应的字线信号WL被启动。字线信号WL通过预充电命令信号PRE去启动。
当在主时钟脉冲信号CLK的C4上输入写入命令信号WRITE和外部地址信号ADDR时，写入第一数据的列地址信号CAi被启动。当输入写入命令信号WRITE时，写入允许信号PWR被启动，于是，列地址设置信号CASET被启动。
列地址脉冲串计数器输出信号CNT0、CNT1和CNT2通过写入允许信号PWR启动。第一列地址脉冲串计数器输出信号CNT0通过计数主时钟脉冲信号CLK来启动，第二列地址脉冲串计数器输出信号CNT1通过计数第一列地址脉冲串计数器输出信号CNT0来启动，和第三列地址脉冲串计数器输出信号CNT2通过计数第二列地址脉冲串计数器输出信号CNT1来启动。
在写入第一数据的列地址信号CAi被启动之后，接着的列地址信号CAi通过列地址脉冲串计数器输出信号来启动。
列地址脉冲串计数器的停止信号CNTSTOP被AND门对第三列地址脉冲串计数器输出信号CNT2和第一列地址脉冲串计数器输出信号CNT0进行AND运算得出的信号启动，于是，写入允许信号PWR被去启动。
列选择线允许信号PCSLE和列选择线禁止信号PCSLD通过写入允许信号PWR启动，和列选择线信号CSL通过列选择线允许信号PCSLE启动和通过列选择线禁止信号PCSLD去启动。
根据如上所述的本发明，通过在写入恢复时间(tWR)期间，只重复地启动写入最后数据的列线，可以充分地将最后数据电压供应给存储元件阵列，另外，可以根据写入恢复时间(tWR)的值调整启动写入最后数据的列线的时间。
虽然上面结合本发明的优选实施例，对本发明作了描述，但本发明不局限于此。对于本领域的普通技术人员来说，显而易见，可以作出各种各样的修改和改变，而不偏离本发明的精神和范围。