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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410643493.0(22)申请日 2014.11.13G11C 11/413(2006.01)(71)申请人无锡星融恒通科技有限公司地址 214101 江苏省无锡市锡山区芙蓉中三路99号锡山科技园瑞云6座601室申请人北京工业大学(72)发明人汪金辉 杨泽重 吕贵涛 侯立刚宫娜(74)专利代理机构无锡市大为专利商标事务所(普通合伙) 32104代理人殷红梅(54) 发明名称基于切断反馈技术的存储单元电路(57) 摘要本发明提供一种基于切断反馈技术的存储单元电路，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、。
2、M4，一个PMOS管M3；NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器INV0的输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0。该电路具有保持能力强、读能力强、写能力强、减少漏电流和良好的抗工艺浮动，较低工作电压的性能。(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说。
3、明书4页 附图1页(10)申请公布号 CN 104409092 A(43)申请公布日 2015.03.11CN 104409092 A1/1页21.一种基于切断反馈技术的存储单元电路，其特征在于，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器IN。
4、V0的输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0；其中BL信号和WWL信号为列共享，WL信号、WWLb信号和VVSS信号为行共享；BL：位线；WWL：第一写字线；WL：字线；WWLb：第二写字线，其上信号与WWL信号相反；VVSS：虚拟地线。2.如权利要求1所述的基于切断反馈技术的存储单元电路，其特征在于：当该存储单元在保持状态时，将WWL信号置于低电平，WWLb信号置于高电平，WL信号置于低电平，当该存储单元的所在行有其他存储单元处于读状态时，将VVSS信号置于低电平，否则VVSS信号置于高电平；该存储单元处于写状态时，将WWL信号置于高电平、WWLb信号置于低电平。
5、、WL信号置于高电平、VVSS信号置于高电平；该存储单元处于读状态时，将WWL信号置于低电平、WWLb信号置于高电平、WL信号置于高电平、VVSS信号置于低电平。权 利 要 求 书CN 104409092 A1/4页3基于切断反馈技术的存储单元电路技术领域0001 本发明涉及一种片上存储器的存储单元，属于集成电路设计领域，尤其涉及一种工作在近阈值电压的SRAM的存储单元。背景技术0002 随着当今电子移动设备的普及，降低微处理器的功耗成为了研究热点。对于集成电路，降低供电电压是降低功耗最为有效的手段。微处理器中分布着大量的片上存储器，然而降低片上存储器的供电电压是十分困难的。这主要由于组成存储。
6、单元的两个反相器要求匹配程度非常高，而随着供电电压的降低和工艺尺寸的不断减小，工艺浮动和负偏压温度不稳定性会增强两个反相器的差异性。因此当片上存储器的电压下降到某一节点时就会对存储器的稳定性造成影响。工艺浮动和负偏压温度不稳定性对现代低电压存储器的设计与制造是十分致命的，一款存储器的抗工艺浮动和负偏压温度不稳定性越强，所能获得的最低工作电压也就越低，功耗也就越低。目前对存储器的研究热点主要集中于如何增强存储单元的保持能力、读能力和写能力，以对抗工艺浮动和负偏压温度不稳定性。0003 存储单元的工作状态一般分为读状态、写状态和保持状态。当供电电压降低时，存储器在这三个状态都可能会发生错误，即读失。
7、败、写失败、保持失败和响应时间失败。各种错误发生的原因如下：读失败是由于如图1的6管为代表的存储单元在进行读操作的时候，都要对第一位线BL、第二位线BLB进行预充电。而由于两个反相器的不匹配，所以预充电电荷可能造成存储单元内的值发生错乱；写失败是由于存储单元内的两个反相器首尾相连形成了正反馈，这个正反馈有两种作用，第一是在保持状态下提供保持能力，第二是在写状态时阻碍正常的写操作造成写失败。在低电压状态下，就会发生写失败的情况；保持失败的主要原因是由于存储单元在保持状态下会受到热噪声的干扰，如果该热噪声大于存储单元的噪声容限则会发生存储单元内的值发生错乱。另一方面当某一个存储单元处于保持状态下，。
8、来自于其他存储单元的半选择干扰会影响存储单元的值。通常意义上的半选择干扰的形成原因是所指的是，由于存储单元的位线和字线都是共用的，对某一单元进行读写时，该单元所在行的字线全部打开，如果该行其他单元的位线上存在干扰时就会导致其他单元的值发生错乱；由于降低了工作电压，必然以牺牲速度为代价。0004 评价一款低电压存储器的主要参数就是该存储器在正常工作时可获得的最低工作电压，该最低电压为最低写电压、 最低读电压、 最低保持电压、最低速度响应电压中的最大值。其中最低读电压和最低保持电压通常是由该存储器处于读和保持状态下的静态噪声容限决定的，需要注意的是在保持状态下需要考虑处于半选择干扰时的情况。静态噪。
9、声容限指的是存储单元所能承受的最大直流噪声信号的幅值;最低写电压是由写容限来决定的，如果写容限低于零则认定写失败;在读和写时如果该速度不满足人为要求则认定响应速度失败；同时存储器的版图面积也是需要考虑的重要因素之一；在实际设计中还需要考虑该存储单元是否支持位交错结构，因为ECC结构只能针对一个逻辑字内仅有一位发生软错误的情况进行修正，所以尽量不要将一个逻辑字内的位摆放在一起；此外双端口读说 明 书CN 104409092 A2/4页4的单元要优于单端口读的单元，双端口读的单元可以直接利用读端口的电压差进行放大，而单端读的单元需要基于基准电压源来进行放大，这可能会造成额外的功耗以及错误的放大。0。
10、005 对于低电压存储器的主要设计难点主要在于，设计存储单元时需要分别针对读和写的要求进行调整参数。为提高读的能力应该使用强的下拉NMOS和小的比率（比率为M0、M1和下拉NMOS的尺寸比率）。然而为了提高写的能力，存储单元应具有大的比率。由于读和写过程存在矛盾，所以在设计存储单元时存具有较高难度。近年对低电压存储器的解决方法主要集中为以下几点：1、在各种工作状态下为M0、M1的栅极提供不同的电压，一般在读工作状态下使该栅极电压低于存储单元的供电电压，写状态下使该栅极电压高于存储单元的供电电压。2、根据不同工作状态改变存储单元内各MOS的衬底偏置电压，获得相应更高的读写能力和保持能力。3、利用。
11、读助手和写助手来增强读写能力。4、设计各种工作原理的存储单元，其中8T（8管）存储单元由于其增强了读的能力被广泛使用。发明内容0006 本发明的目的在于提供一种基于切断反馈技术的高性能存储单元电路。该电路具有保持能力强、读能力强、写能力强、减少漏电流和良好的抗工艺浮动性能，同时具有较低功耗。0007 为实现上述目的，本发明的基于切断反馈技术的存储单元电路包括：一种基于切断反馈技术的存储单元电路，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，。
12、漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器INV0的输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0；其中BL信号和WWL信号为列共享，WL信号、WWLb信号和VVSS信号为行共享；BL：位线；WWL：第一写字线；WL：字线；WWLb：第二写字线，其上信号与WWL信号相反；VVSS：虚拟地线。0008 进一步地，当该存储单元在保持状态时，将WWL信号置于低电平，WWLb信号置于高电平，WL信号置于低电平，当该存储单元的所。
13、在行有其他存储单元处于读状态时，将VVSS信号置于低电平，否则VVSS信号置于高电平；该存储单元处于写状态时，将WWL信号置于高电平、WWLb信号置于低电平、WL信号置于高电平、VVSS信号置于高电平；该存储单元处于读状态时，将WWL信号置于低电平、WWLb信号置于高电平、WL信号置于高电平、VVSS信号置于低电平。0009 本发明的优点在于：由于本存储单元具有较强的保持能力、读能力和写能力，所以说 明 书CN 104409092 A3/4页5可以获得较低的最低保持工作电压、最低读工作电压和最低写工作电压。同时由于传输门的控制信号时分别基于行共享和列共享，因此该存储单元不受写半选择干扰影响。因。
14、此该存储单元可以获得较低的工作电压，进而降低了功耗。附图说明0010 图1为传统6管存储单元电路结构示意图。0011 图2为本发明的基于切断反馈技术的存储单元电路结构示意图。具体实施方式0012 下面结合具体附图和实施例对本发明作进一步说明。0013 本发明所提出的基于切断反馈技术的存储单元电路如图2所示，图2中的部分是一个存储单元的电路结构，片上存储器则有多个图2中结构按照行列分布连接形成。0014 该存储单元包括两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；BL、WWL、WL、WWLb和VVSS等信号由多个存储单元共享使用，其中BL信号和WWL信号。
15、为列共享，WL信号、WWLb信号和VVSS信号为行共享。0015 BL：位线，Bit Line；WWL：第一写字线，Write Word Line；WL：字线，Word Line；WWLb：第二写字线，Write Word Line b，其上信号与WWL信号相反；VVSS：虚拟地线；NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器INV0的。
16、输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0；其工作原理是：在保持状态时，将WWL信号置低电平，WWLb信号置高电平，WL信号置低电平。此时由M3和M4组成的传输门处于打开状态，INV0和INV1首尾相连形成了正反馈，提供了良好的保持能力。因此该存储单元具有良好的保持能力。当该存储单元的所在行有其他存储单元处于读状态时，将VVSS置低电平，否则VVSS置高电平。VVSS信号处于高电平状态时，可以减小漏电流。因此该存储单元具有良好的保持能力和低漏电流特性。0016 当阵列中的某一存储单元处于写状态时，将WWL信号置高电平、WWLb信号置低电平、WL信号置高电平、VVSS信。
17、号置高电平。此时该存储单元内的由M3和M4组成的传输门处于关闭状态，INV0和INV1的正反馈被切断。M0、M2处于打开状态，此时相当于BL与INV0的输入相连，INV0的输出和INV1的输入相连，而INV1的输出并没有接入INV0的输入。通过改变BL上的电平便可以改变存储单元内的值。因此本存储单元通过切断INV0、INV1的正反馈，因此可以有效的改变存储单元的值。0017 而当上述存储单元处于写状态时，由于存储单元的信号共用，该存储单元所在行与列上的其它存储单元内的传输门的状态会发生变化，因此会形成写状态的半选择干扰。说 明 书CN 104409092 A4/4页6由于传输门的WWL信号和W。
18、WLb信号分别为列共用和行共用，该存储单元所在行和所在列上的其它存储单元的传输门中的NMOS管和PMOS管只有一个是关闭的，另外一个是打开的；所以除该存储单元外没有其它存储单元的传输门是完全关闭的。因此该存储单元不受写半选择干扰影响。换句话来讲，写状态的半选择干扰不影响其他存储单元的保持能力。0018 某一存储单元处于读状态时，将WWL信号置低电平、WWLb信号置高电平、WL信号置高电平、VVSS信号置低电平。此时由M3和M4组成的传输门处于打开状态，因此不必担心在读状态时将存储单元内的值破坏。M0处于打开状态，M2处于关闭状态，此时的存储单元的工作原理与传统8管的存储单元相同。对BL进行预充。
19、电，通过WL选择相应单元，根据存储单元内的值Q控制M1的导通与否，有条件的对BL进行放电。由于8管存储单元的读能力为所知存储单元中最强，所以本存储单元具有很强的读能力。0019 读状态时使用传统8管存储单元的读方法，写状态时切断存储单元内的正反馈提高写能力，控制切断反馈的传输门通过分别基于行和列共享的信号控制，避免了写半选择干扰的影响。因此本发明可以获得较低的最低保持工作电压、最低读工作电压和最低写工作电压，本存储单元具有较强的保持能力、读能力和写能力，可以获得较低的最低保持工作电压、最低读工作电压和最低写工作电压。同时由于传输门的控制信号时分别基于行共享和列共享，因此该存储单元不受写半选择干扰影响。因此该存储单元可以获得较低的工作电压，进而降低了功耗。说 明 书CN 104409092 A1/1页7图1图2说 明 书 附 图CN 104409092 A。