主备时钟的相位对齐方法 【技术领域】
本发明涉及通信技术领域，尤其涉及一种通信设备中主备时钟的相位对齐方法。
背景技术
通信设备(如SDH光同步数字传输体系设备)一般采用对主要单板进行备份提高设备的可靠性，时钟对于通信设备是一个非常重要的组成部分，因此在通信设备时钟的设计中采用了备份工作方式，一旦主时钟发生故障，备时钟立即替代主时钟为通信设备提供定时信号。主、备时钟的切换要尽量保证对业务不产生影响(例如倒换时产生业务瞬断、误码等)，因此在任何情况下，必须保证在主备时钟切换时，主备时钟的相位是对齐的，否则设备将会产生误码甚至业务中断。
如图1所示为锁相环(PLL)的基本结构示意图，锁相环是通过比较参考时钟和环路输出时钟的相位，并将比较结果用于控制环路输出，最终达到参考时钟和环路输出时钟的相位关系恒定的一种控制回路。由三个基本的部件组成：鉴相器(PD)、环路滤波器(LPF)和压控振荡器(VCO)。
鉴相器是相位比较装置，它把输入时钟信号和压控振荡器的输出信号的相位进行比较，产生对应于两个信号相位差的误差电压(脉冲)。
环路滤波器的作用是对误差脉冲积分，并滤除误差电压(脉冲)中的高频成分和噪声，以保证环路所要求的性能，增加系统的稳定性。
压控振荡器受误差控制电压的控制，使压控振荡器的频率向输入时钟信号的频率靠拢，直至消除频差而锁定。
锁相环是个相位误差控制系统，它比较输入信号和压控振荡器输出信号之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率与压控振荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果鉴相器输出的误差电压就在一定范围内变化。在这种误差电压地控制下，压控振荡器的频率也在变化。若压控振荡器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到稳定后，输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，这时环路就进入锁定状态，这就是锁相环工作的大致过程。
现有时钟备份方案多为主时钟采用数字锁相环跟踪参考源，备时钟采用模拟锁相环跟踪主时钟，使输出时钟与主时钟相位对齐。主时钟采用数字锁相环主要是为了保证系统时钟满足通信设备相关标准，例如ITU-TG.783《基于同步数字体系(SDH)设备功能组件的特性》、ITU-TG.813《SDH没备运行适用的从时钟定时特性》等的规定，可以使时钟工作在各种工作模式，例如跟踪、保持、自由振荡等，并且利于实现ITU-TG.813中的关于性能的规定。而备时钟采用模拟环主要是出于对主备时钟相差的考虑，模拟锁相环剩余相差较为恒定，一致性好，在备时钟或主时钟上调节延时，即可达到主、备时钟输出相位对齐。
在现有的时钟方案中，主备时钟倒换的过程为当前主板的数字锁相环切换到模拟锁相环，跟踪对板时钟；当前的备板由模拟锁相环切换到数字锁相环，跟踪参考源。假设有两块板A和B，上电时默认A为主板，如果A板发生故障，导致发生主备倒换，A板从主板变为备板，而B板由备板变为主板。过程描述如下：开始A板用数字锁相环跟踪参考源(为了保证各种工作模式)，B板用模拟锁相环跟踪A板输出时钟(模拟锁相环剩余相差固定，经过延时后可以保证B板输出的时钟相位与A板对齐)；倒换后B板用数字锁相环跟踪参考源，A板用模拟锁相环跟踪B板输出时钟。这样，在切换数字锁相环和模拟锁相环的过程中容易产生相位瞬变(即时钟相位不连续)，导致主备倒换时出现误码等现象。
数字锁相环剩余相差不固定，而模拟锁相环的剩余相差较小，一致性好，而如果主备时钟同时使用数字锁相环跟踪同一路参考源，那么将无法保证主备时钟输出时钟相位对齐，最终导致主备倒换时出现误码等现象。
现有技术中采用恒温的压控晶振，电路复杂，元件多，导致晶振成本高，可靠性较低。而且，现有方案如果在发生主备倒换后很短时间内进入保持模式，时钟板将因为保持数据不足而很难满足ITU-T中关于保持性能的规定。
【发明内容】
本发明所要解决的技术问题是：克服现有的SDH等通信设备时钟发生主备倒换时易出现误码等不足，提供一种主备时钟相位对齐的方法，从而避免主备倒换时误码的产生。
本发明为解决上述技术问题所采用的技术方案为：
这种主备时钟的相位对齐方法，包括以下步骤：
备时钟跟踪主时钟或与主时钟跟踪同一参考源，使主备时钟输出频率一致；
对主备时钟进行相差判断，根据主备时钟相差值进行备时钟输出相位调整，使主备时钟相位对齐。
当备时钟与主时钟跟踪同一参考源时，根据所述主备时钟相差值对备时钟与参考源的鉴相值进行补偿，使备时钟输出相位的调整不影响备时钟对参考源频率的锁定。
备时钟通过鉴相器、信号处理器及直接频率合成器(DDS)跟踪主时钟或与主时钟跟踪同一参考源，所述的鉴相器比较DDS输出时钟与主时钟或参考源之间的相位差，将此相位差进行数字化，数字化后的相差送入信号处理器内进行数字信号处理，信号处理器将处理后的数据转换为频率控制字输出到DDS，由DDS转化为相应频率的时钟，使主时钟或参考源与DDS输出时钟在鉴相器输入端口的相位差为一个恒定值，使输出时钟频率锁定主时钟或参考源。
采用相差判断电路对主备时钟进行相差判断，将主备时钟相差上报给所述信号处理器，由信号处理器修改DDS的相位控制字，调整备时钟输出相位，使主备时钟相位对齐。
采用相差判断电路对主备时钟进行相差判断，将主备时钟相差上报给所述信号处理器，由信号处理器通过延时芯片的控制管脚控制延时芯片的延时，使主备时钟的相位对齐。
主备时钟相位对齐的调整量可以是主备时钟的相差值或者是固定步长或变步长的步进量。
所述的信号处理器采用数字信号处理器(DSP)或微处理器或可编程逻辑器件实现。
当备时钟与主时钟跟踪同一参考源时，在自由振荡或保持模式下，主备时钟各自工作于自己的自由振荡或保持模式，主时钟的主备相位对齐部分不工作，备时钟的主备相位对齐部分工作，保证备时钟输出相位始终与主时钟输出相位对齐。
本发明的有益效果为：本发明备时钟通过鉴相器、信号处理器及直接频率合成器(DDS)锁定主时钟或与主时钟锁定同一参考源，使主备时钟输出频率一致；并通过相差判断电路进行主备时钟相差判断，根据主备时钟相差值进行备时钟输出相位调整，使主备时钟相位对齐；为使备时钟输出相位的调整不影响备时钟对参考源相位的锁定，在信号处理器中根据主备时钟相差值对鉴相器输出鉴相值进行补偿，这样本发明实现了主备时钟的相位对齐，而且不影响备板锁定参考源。利用本发明，主备时钟同时跟踪同一个参考源，提高了设备的可靠性和灵活性，主备时钟相位对齐，为设备无误码主备倒换提供了必要条件。
本发明由于DDS本身的结构特点，可以采用定频点晶振，此时晶振中的元件数量减少，晶振的可靠性相应增加，成本也降低，提高了设备的可靠性。而且，本发明可以主备板同时锁定参考源，所以主备板有各自独立的保持数据，主备倒换后备板可以立即进入保持模式，不会因为保持数据不足而无法通过ITU-T中关于保持性能的规定。
【附图说明】
图1为锁相环基本结构示意图；
图2为本发明主备时钟相位对齐方案结构示意图；
图3为本发明相位调节示意图。
【具体实施方式】
下面根据附图和实施例对本发明作进一步详细说明：
本发明由数字鉴相器、DDS(直接频率合成器)、DSP(数字信号处理器)、主备时钟相差判断电路共同组成的锁相和相位对齐系统，保证主备时钟输出频率锁定同一路参考源，备时钟相位锁定主时钟相位。数字信号处理器(DSP)也可以采用微处理器或可编程逻辑器件实现的滤波电路。
如图1所示，备时钟通过数字鉴相器、DDS、DSP与主时钟锁定同一路参考源，同时备时钟通过相差判断电路与主时钟进行相差比较，并通过DSP与DDS实现相位对齐。若通信设备时钟工作于主时钟工作模式，则虚线部分的电路不工作；当通信设备时钟工作于备时钟模式时，虚线部分电路将参与锁相。虚线外的部分构成的锁相环可称为主锁相环，虚线部分可称为副锁相环。主锁相环由数字鉴相器、DSP、DDS的频率控制部分构成，副锁相环由主备时钟相差判断电路、DDS的相位控制部分构成。
鉴相器比较DDS输出时钟和参考源之间的相位差，将此相位差进行数字化，数字化后的相差送入DSP内进行数字信号处理，DSP将处理的结果输出到DDS，由DDS转化为相应频率的时钟，整个环路最终使参考源和DDS输出时钟在鉴相器输入端口的相位差为一个恒定值，则输出时钟锁定于参考源。主备时钟分别通过主锁相环锁定同一外部参考源。
DSP(数字信号处理器)具有强大的数字信号处理能力，主要完成对相差进行滤波处理，滤波处理后将相差值转换为频率控制字(FTW)，或其他形式的控制量，输出到DDS，由DDS根据此频率控制字转化为相应频率的时钟信号，控制DDS的输出频率，最后达到锁相环锁定的目的。
DDS(直接频率合成器)将由晶振产生的参考时钟信号做倍频，产生频率很高的系统时钟，然后在系统时钟的作用下，通过芯片的控制寄存器控制其输出时钟的频率和相位。DDS内部有相位累加器，相位累加器在系统时钟的作用下对频率调整字进行累加，累加后的结果送入一个余弦的相位-幅度查找表，通过查表得到该时刻的幅度值，然后用D/A数模转换器将此幅度值转换为相应的电压，在这样连续不断的过程中，D/A转换器的输出端就产生了一个余弦波形。环路不断的进行调整，直到使相邻两次相差数据的差为恒定值，这时锁相环路就锁定了。
DDS的作用相当于普通锁相环的VCO(压控振荡器)，就是通过给出一个频率控制字，使DDS芯片输出一定频率的时钟；DDS芯片同时还提供另外的一个功能就是通过改变相位控制字，使输出时钟的相位发生改变。
通信设备时钟工作在主时钟工作模式时，主锁相环工作，DSP只完成对参考源的锁定。通信设备时钟工作在备时钟工作模式时，DSP除了处理正常的参考源锁定过程外，还将处理判断电路输出的本板与主板的相差，并用此相差控制DDS芯片输出时钟的相位，使之与主板输出时钟相位对齐。
副锁相环的工作原理如下，相差判断电路定时检测主板送到备板的时钟与备板输出的时钟的相位差，将此相差上报给DSP，由DSP修改DDS芯片的相位控制字，使备板输出时钟的相位发生调整，与主板送来的相位对齐。但如果主锁相环连续两次鉴相值之差发生改变，那么锁相环就会失锁，所以当对DDS输出时钟进行相位调整的时候，必须保证主锁相环的每次得到的相差数据不变，因此，这里在DSP中对主锁相环采集到的相差数据用DDS调相值进行补偿，以保证在副锁相环进行调相操作后，不影响主锁相环的锁定，最终实现主备时钟相位对齐。
除采用DDS进行相位对齐外，也可以采用延时芯片实现主备时钟的相位对齐，相差判断电路对主备时钟进行相差判断后，将主备时钟相差上报给DSP，由DSP通过延时芯片的控制管脚控制延时芯片的延时，使主备时钟的相位对齐。控制管脚控制延时芯片延时的多少，可以将延时芯片的控制管脚看作是DDS芯片的相位控制字，例如：A时钟滞后B时钟3ns，则可以在B时钟后加延时芯片，将延时芯片的延时调节到3ns处，即可完成两时钟的对齐。
上述描述为锁定状态下的情况，如工作在自由振荡或保持模式下，主备时钟将各自工作于自己的自由振荡或保持模式下，主时钟的副锁相环(相位对齐部分)不工作，备时钟的副锁相环(相位对齐部分)工作，保证备时钟输出相位始终与主时钟输出相位对齐。
如图2所示为本发明相位调节示意图，备时钟参考源(Slave Ref)与主时钟同源，相位调节目的就是使备时钟输出(Slave Local)相位与主时钟输出(Master Clock)相位一致，但是又要保证备时钟的输出频率在调整输出相位时不发生改变。如果只是简单的改变备时钟的输出相位，那么势必破坏原有主锁相环的平衡状态，于是本发明在调节了输出时钟相位后，通知主锁相环这个相位调节量，并在DSP中对鉴相器的鉴相数据根据此相位调节量进行补偿，从而避免调节输出时钟相位对主锁相环的锁相过程产生影响。
从图2中可以看出，备时钟从t3时刻开始调节输出相位，设原有主备时钟相差为Δφ，鉴相器得到的相差值分别为P(t1)、P(t2)、P(t3)、P(t4)、P(t5)。若不调整DDS输出相位，则在锁定状态下相差值应为P(t1)＝P(t2)＝P(t3)＝P(t4)＝P(t5)。若从t3时刻开始调整DDS输出相位，则鉴相器的相差值为在原有相差值基础上减Δφ(暂且讨论一种情况，减的情况和加的情况类似)，即参与锁相的相差值为P(t1)、P(t2)、P(t3)-Δφ、P(t4)-Δφ、P(t5)-Δφ，此时鉴相器上改变的相差值是由于输出时钟相位的调节引起的，所以在鉴相值中应予以补偿，即由DSP将从鉴相器得到的鉴相值从t3时刻开始，每个相差值都补偿Δφ，使最终进入锁相算法的相差值同样满足原有相差不变的要求，从而保证在调整输出时钟相位的同时，不影响主锁相环的锁相特性。
在调整主备相位对齐时，主备时钟采用鉴相的方式判断主备时钟的相位是否对齐，若对齐则调整相位为零或在其左右进行小范围内的调整动作，若没有对齐则继续进行相位调整。相位对齐的调整量可以是主备时钟的相差值或固定步长(或变步长)的步进量，最后稳定于对齐状态。
当然备时钟也可以利用鉴相器、DSP、DDS直接锁定主时钟，利用本发明同样可以实现主备时钟相位对齐。本发明可在通信设备的主备时钟跟踪同一参考源的过程中调节自身输出时钟的相位，从而使备时钟输出的相位与主时钟的相位对齐，避免了在主备倒换的过程中产生误码。