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1、10申请公布号CN104253590A43申请公布日20141231CN104253590A21申请号201410474878922申请日20140918H03F3/45200601H03M1/1220060171申请人电子科技大学地址610000四川省成都市高新区（西区）西源大道2006号72发明人吕坚魏林海周云74专利代理机构成都行之专利代理事务所普通合伙51220代理人谭新民54发明名称全差分运算放大器模块电路、模数转换器和读出电路57摘要本发明实施例公开了一种全差分运算放大器模块电路，包括折叠式共源共栅全差分运算放大器和时钟馈通频率补偿电路，该电路包括电容性元件。电容性元件一端连接到折。
2、叠式共源共栅全差分运算放大器的偏压输入端，另一端连接到时钟信号CLK。该时钟信号CLK通过电容性元件馈通到偏压输入端，从而改变偏压输入端NBIAS1处的电压。本发明的实施例中，增加了一个电容性元件及控制时钟信号CLK的时钟馈通频率补偿电路，能够得到较好的阶跃响应及稳定的建立时间，对全差分运算放大器有很好的频率补偿效果。51INTCL权利要求书2页说明书6页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图3页10申请公布号CN104253590ACN104253590A1/2页21一种全差分运算放大器模块电路，其特征在于，包括折叠式共源共栅全差分运算放大器，所。
3、述折叠式共源共栅全差分运算放大器的输入级包括偏置电路，所述偏置电路具有偏压输入端（NBIAS1）；时钟馈通频率补偿电路，所述时钟馈通频率补偿电路包括电容性元件，所述电容性元件一端连接到所述偏压输入端（NBIAS1），另一端连接到时钟信号（CLK）；其中所述时钟信号（CLK）通过所述电容性元件馈通到所述偏压输入端（NBIAS1），从而改变所述偏压输入端（NBIAS1）处的电压。2如权利要求1所述的电路，其特征在于所述偏置电路包括偏置MOS管（MN0），所述偏压输入端（NBIAS1）连接到所述偏置MOS管（MN0）的栅极。3如权利要求1或者2所述的电路，其特征在于所述电容性元件为时钟馈通MOS管（。
4、MNC），所述时钟馈通MOS管（MNC）的源极和漏极连接到所述偏压输入端（NBIAS1），所述时钟馈通MOS管（MNC）的栅极连接到所述时钟信号（CLK）。4如权利要求3所述的电路，其特征在于所述时钟馈通MOS管（MNC）的衬底连接到所述偏压输入端（NBIAS1）。5如权利要求1或者2所述的电路，其特征在于所述电容性元件为电容器，所述电容器一端连接到所述偏压输入端（NBIAS1），另一端连接到所述时钟信号（CLK）。6如权利要求1至5中任意一项所述的电路，其特征在于所述折叠式共源共栅全差分运算放大器还包括第一MOS管（MN1）、第二MOS管（MN2）、第三MOS管（MP3）、第四MOS管（MP。
5、4）、第五MOS管（MN5）、第六MOS管（MN6）、第七MOS管（MN7）、第八MOS管（MN8）、第九MOS管（MP9）和第十MOS管（MP10），其中所述第一MOS管（MN1）的源极连接到所述第二MOS管（MN2）的源极并且连接到所述偏置MOS管（MN0）的漏极，所述第一MOS管（MN1）的栅极连接到所述折叠式共源共栅全差分运算放大器的正相输入端（VIP），所述第一MOS管（MN1）的漏极连接到所述第四MOS管（MP4）的源极；所述第二MOS管（MN2）的栅极连接到所述折叠式共源共栅全差分运算放大器的负相输入端（VIN），所述第二MOS管（MN2）的漏极连接到所述第三MOS管（MP3）的。
6、源极；所述第三MOS管（MP3）的源极连接到所述第九MOS管（MP9）的漏极，所述第三MOS管（MP3）的栅极连接到所述第四MOS管（MP4）的栅极并连接到第一偏置信号（PCAS），所述第三MOS管（MP3）的漏极连接到所述折叠式共源共栅全差分运算放大器的正相输出端（VOUTP）并连接到所述第五MOS管（MN5）的漏极；所述第四MOS管（MP4）的源极连接到所述第十MOS管（MP10）的漏极，所述第四MOS管（MP4）的漏极连接到所述折叠式共源共栅全差分运算放大器的负相输出端（VOUTN）并连接到所述第六MOS管（MN6）的漏极；所述第五MOS管（MN5）的栅极连接到所述第六MOS管（MN6）。
7、的栅极并且连接到第二偏置信号（NCAS），所述第五MOS管（MN5）的源极连接到所述第七MOS管（MN7）的漏极；所述第六MOS管（MN6）的源极连接到所述第八MOS管（MN8）的漏极；所述第七MOS管（MN7）的栅极连接到所述第八MOS管（MN8）的栅极并且连接到第三偏置信号（NBIAS），所述第七MOS管（MN7）的源极接地；所述第八MOS管（MN8）的源极接地；权利要求书CN104253590A2/2页3所述第九MOS管（MP9）的栅极连接到所述第十MOS管（MP10）的栅极并且连接到第四偏置信号（PBIAS）,所述第九MOS管（MP9）的源极连接到系统电源（VDD）；所述第十MOS管（。
8、MP10）的源极连接到系统电源（VDD）。7一种模数转换器，其特征在于包括如权利要求1至6中任意一项所述的全差分运算放大器模块电路。8一种非制冷红外焦平面阵列的读出电路，其特征在于包括如权利要求7所述的模数转换器。权利要求书CN104253590A1/6页4全差分运算放大器模块电路、模数转换器和读出电路0001技术领域0002本发明涉及非制冷红外焦平面阵列技术领域，尤其是涉及一种全差分运算放大器模块电路、使用该全差分运算放大器模块电路的模数转换器和使用该模数转换器的非制冷红外焦平面阵列的读出电路。0003背景技术0004非制冷红外焦平面阵列探测器可在常温下工作，无需制冷设备，并具有质量轻、体积。
9、小、寿命长、成本低、功耗小、启动快及稳定性好等优点，满足了民用红外系统和部分军事红外系统对长波红外探测器的迫切需要。因而使这项技术得到了快速的发展和广泛的应用。0005读出电路ROIC是非制冷红外焦平面阵列（IRFPA）的关键部件之一，它的主要功能是对红外探测器感应的微弱信号进行预处理（如积分、放大、滤波、采样/保持等）和阵列信号的并/串行转换。视探测器所用材料和工作方式的不同，读出电路结构随之变化，以在满足帧频的要求下获得最大的信噪比（SNR）。0006ROIC属于数模混合集成技术。像元电路部分属于模拟电路，它对MOS管沟道宽长比有特殊的要求，需要有比数字电路更加精确的设计。另外，为了增大积。
10、分电容的面积，复杂的电路设计在ROIC中也是不容许的。先进的ROIC为了减小读出噪声和提高帧刷新频率，将滤波电路、模数转换等功能器件集成在一块芯片内。0007模数转换器集成到焦平面阵列中，不但可以简化阵列与系统的接口设计，也可将易受电磁干扰的模拟输出信号转为抗干扰能力强的数字信号，提高输出信号的可靠性与系统的整体性能。模数转换器中的全差分运算放大器在一定的程度上决定了其性能。在一定的时钟频率及不同的负载的情况下，要求全差分运算放大器能够保持较好的阶跃响应特性及稳定的建立时间，这就需要对全差分运算放大器进行频率补偿，进而需要深度的分析其频率特性。0008在传统的分析中，由于全差分运算放大器的相位。
11、裕度一般大于60度，所以一般将全差分运算放大器等效成一阶系统，然而，要得到其在不同负载时的稳定的建立时间及较好的阶跃相应，需要对全差分运算放大器等效成二阶系统进行分析，进而得到有效的频率补偿方案。0009发明内容0010本发明的目的之一是提供一种能够有效地进行频率补偿的全差分运算放大器模块电路、使用该全差分运算放大器模块电路的模数转换器和使用该模数转换器的非制冷红说明书CN104253590A2/6页5外焦平面阵列的读出电路。0011本发明的目的之一是提供一种在一定的时钟频率及负载变化的情况下仍然能够得到较好的阶跃响应特性及稳定的建立时间的全差分运算放大器模块电路、使用该全差分运算放大器模块电。
12、路的模数转换器和使用该模数转换器的非制冷红外焦平面阵列的读出电路。0012本发明公开的技术方案包括提供了一种全差分运算放大器模块电路，其特征在于，包括折叠式共源共栅全差分运算放大器，所述折叠式共源共栅全差分运算放大器的输入级包括偏置电路，所述偏置电路具有偏压输入端NBIAS1；时钟馈通频率补偿电路，所述时钟馈通频率补偿电路包括电容性元件，所述电容性元件一端连接到所述偏压输入端NBIAS1，另一端连接到时钟信号CLK；其中所述时钟信号CLK通过所述电容性元件馈通到所述偏压输入端NBIAS1，从而改变所述偏压输入端NBIAS1处的电压。0013本发明的一个实施例中，所述偏置电路包括偏置MOS管MN。
13、0，所述偏压输入端NBIAS1连接到所述偏置MOS管MN0的栅极。0014本发明的一个实施例中，所述电容性元件为时钟馈通MOS管（MNC），所述时钟馈通MOS管（MNC）的源极和漏极连接到所述偏压输入端（NBIAS1），所述时钟馈通MOS管（MNC）的栅极连接到所述时钟信号（CLK）。0015本发明的一个实施例中，所述时钟馈通MOS管（MNC）的衬底连接到所述偏压输入端（NBIAS1）。0016本发明的一个实施例中，所述电容性元件为电容器，所述电容器一端连接到所述偏压输入端（NBIAS1），另一端连接到所述时钟信号（CLK）。0017本发明的一个实施例中，所述折叠式共源共栅全差分运算放大器还包。
14、括第一MOS管MN1、第二MOS管MN2、第三MOS管MP3、第四MOS管MP4、第五MOS管MN5、第六MOS管MN6、第七MOS管MN7、第八MOS管MN8、第九MOS管MP9和第十MOS管MP10，其中所述第一MOS管MN1的源极连接到所述第二MOS管MN2的源极并且连接到所述偏置MOS管MN0的漏极，所述第一MOS管MN1的栅极连接到所述折叠式共源共栅全差分运算放大器的正相输入端VIP，所述第一MOS管MN1的漏极连接到所述第四MOS管MP4的源极；所述第二MOS管MN2的栅极连接到所述折叠式共源共栅全差分运算放大器的负相输入端VIN，所述第二MOS管MN2的漏极连接到所述第三MOS管。
15、MP3的源极；所述第三MOS管MP3的源极连接到所述第九MOS管MP9的漏极，所述第三MOS管MP3的栅极连接到所述第四MOS管MP4的栅极并连接到第一偏置信号PCAS，所述第三MOS管MP3的漏极连接到所述折叠式共源共栅全差分运算放大器的正相输出端VOUTP并连接到所述第五MOS管MN5的漏极；所述第四MOS管MP4的源极连接到所述第十MOS管MP10的漏极，所述第四MOS管MP4的漏极连接到所述折叠式共源共栅全差分运算放大器的负相输出端VOUTN并连接到所述第六MOS管MN6的漏极；所述第五MOS管MN5的栅极连接到所述第六MOS管MN6的栅极并且连接到第二偏置信号NCAS，所述第五MOS。
16、管MN5的源极连接到所述第七MOS管MN7的漏极；所述第六MOS管MN6的源极连接到所述第八MOS管MN8的漏极；所述第七MOS管MN7的栅极连接到所述第八MOS管MN8的栅极并且连接到第三偏置信号NBIAS，所述第七MOS管MN7的源极接地；所述第八MOS管MN8的源极接地；所述第九MOS管MP9的栅极连接到所述第十MOS管MP10的栅极并且连接到第说明书CN104253590A3/6页6四偏置信号PBIAS,所述第九MOS管MP9的源极连接到系统电源VDD；所述第十MOS管MP10的源极连接到系统电源VDD。0018本发明的一个实施例中，还提供了一种模数转换器，其包括前述的全差分运算放大器。
17、模块电路。0019本发明的一个实施例中，还提供了一种非制冷红外焦平面阵列的读出电路，其包括前述的模数转换器。0020本发明的实施例中，增加了一个MOS电容及控制时钟信号CLK的时钟馈通频率补偿电路，能够得到较好的阶跃响应及稳定的建立时间，对全差分运算放大器有很好的频率补偿效果。0021附图说明0022图1是本发明一个实施例的全差分运算放大器模块电路的结构示意图。0023图2是本发明一个实施例的时钟馈通频率补偿前后阶跃瞬态响应对比的仿真示意图。0024图3是本发明一个实施例的时钟馈通频率补偿前后建立时间随负载变化对比的仿真示意图。0025具体实施方式0026下面将结合附图详细说明本发明的实施例的。
18、全差分运算放大器模块电路的具体结构。0027图1为本发明一个实施例的全差分运算放大器模块电路的结构示意图。0028如图1所示，本发明一个实施例中，一种全差分运算放大器模块电路包括折叠式共源共栅全差分运算放大器10和时钟馈通频率补偿电路20。折叠式共源共栅全差分运算放大器10的输入级包括偏置电路，该偏置电路具有偏压输入端NBIAS1。时钟馈通频率补偿电路20包括电容性元件，该电容性元件一端连接到折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1，另一端连接到时钟信号CLK。该时钟信号CLK通过该电容性元件馈通到偏压输入端NBIAS1，从而改变偏压输入端NBIAS1处的电压。0029本发明。
19、的一个实施例中，这里的电容性元件可以是时钟馈通MOS管MNC，该时钟馈通MOS管MNC的源极和漏极都连接到折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1，其栅极连接到时钟信号CLK。0030本实施例中，时钟馈通MOS管MNC连接成电容，起馈通作用，使得时钟信号CLK通过该时钟馈通MOS管MNC馈通到折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1，从而改变在该偏压输入端NBIAS1处的电压，即在NBIAS1处引入微小的变化，在整体折叠式共源共栅全差分运算放大器10总电流不变化的情况下，改变输入级与增益级的电流分配比，进而微小的折叠式共源共栅全差分运算放大器10的主极点与次。
20、极点的相对位置，达到对其的频率补偿功能，实现在一定时钟频率及负载变化时得到较好的阶跃响应及稳定的建立时间（下文中详述）。说明书CN104253590A4/6页70031本发明的一个实施例中，时钟馈通MOS管MNC的衬底也可以连接到折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1。0032本发明的另外的实施例中，这里的电容性元件也可以是电容器（图中未示出）。该电容器一端连接到折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1，另一端连接到前述的时钟信号CLK。这里，电容器的作用与前述的时钟馈通MOS管MNC的作用类似。0033本发明的一个实施例中，如图1所示，折叠式共源共栅全差。
21、分运算放大器10的偏置电路包括偏置MOS管MN0，前述的折叠式共源共栅全差分运算放大器10的偏压输入端NBIAS1连接到该偏置MOS管MN0的栅极。0034如图1所示，本发明的一个实施例中，折叠式共源共栅全差分运算放大器10还包括第一MOS管MN1、第二MOS管MN2、第三MOS管MP3、第四MOS管MP4、第五MOS管MN5、第六MOS管MN6、第七MOS管MN7、第八MOS管MN8、第九MOS管MP9和第十MOS管MP10。0035第一MOS管MN1的源极连接到第二MOS管MN2的源极并且连接到偏置MOS管MN0的漏极，第一MOS管MN1的栅极连接到折叠式共源共栅全差分运算放大器的正相输入。
22、端VIP，第一MOS管MN1的漏极连接到第四MOS管MP4的源极。0036第二MOS管MN2的栅极连接到折叠式共源共栅全差分运算放大器的负相输入端VIN，第二MOS管MN2的漏极连接到第三MOS管MP3的源极。0037第三MOS管MP3的源极连接到第九MOS管MP9的漏极，第三MOS管MP3的栅极连接到第四MOS管MP4的栅极并连接到第一偏置信号PCAS，第三MOS管MP3的漏极连接到折叠式共源共栅全差分运算放大器的正相输出端VOUTP并连接到第五MOS管MN5的漏极。0038第四MOS管MP4的源极连接到第十MOS管MP10的漏极，第四MOS管MP4的漏极连接到折叠式共源共栅全差分运算放大器。
23、的负相输出端VOUTN并连接到第六MOS管MN6的漏极。0039第五MOS管MN5的栅极连接到第六MOS管MN6的栅极并且连接到第二偏置信号NCAS，第五MOS管MN5的源极连接到第七MOS管MN7的漏极。0040第六MOS管MN6的源极连接到第八MOS管MN8的漏极。0041第七MOS管MN7的栅极连接到第八MOS管MN8的栅极并且连接到第三偏置信号NBIAS，第七MOS管MN7的源极接地。0042第八MOS管MN8的源极接地。0043第九MOS管MP9的栅极连接到第十MOS管MP10的栅极并且连接到第四偏置信号PBIAS,第九MOS管MP9的源极连接到系统电源VDD。0044第十MOS管M。
24、P10的源极连接到系统电源VDD。0045本发明的一个实施例中，前述的全差分运算放大器模块电路可以应用于非制冷红外焦平面阵列的读出电路的片上集成的模数转换器中。即，本发明的一个实施例中，一种非制冷红外焦平面阵列的读出电路包括模数转换器，该模数转换器包括前述的全差分运算放大器模块电路。本实施例中，该非制冷红外焦平面阵列的读出电路和/或该模数转换器的其他结构可以是本领域内常用的结构，在此不再赘述。0046下面具体说明本发明实施例中的电路的工作原理。0047将传统折叠式共源共栅（CASCODE）全差分运算放大器等效成二阶系统进行分析，在传统折叠式CASCODE全差分运算放大器中存在的主极点与次极点分。
25、别位于相当于图1中说明书CN104253590A5/6页8的C（或者D）与A（或者B）处，通过推导系统的传输函数得到主极点C及次极点A为（2）式（1）和式（2）中GDS19分别表示对应的MOS管的导纳，GM35分别表示对应MOS管的跨导，CA、CC分别表示A点与C点的总的电容。0048其次，根据MOS管的特性，GDS1919I19并且GM19（2KI19）1/2，其中KCOXW/L，表示对应的MOS管的沟道调制系数，表示对应的MOS管的沟道迁移率，COX表示对应的MOS管的单位面积栅氧化层电容，进而化简得到主极点C除以次极点A为式（3）中由于PBIAS为固定电压，则流过MP9与MP10的电流为。
26、固定值，在折叠式CASCODE全差分运算放大器的输出端负载电容远大于此处的寄生电容，所以CA为固定的值，同时，电路参数设计完成后K也是固定的值，所以在式（3）中只能通过改变I2的值来改变主极点C除以次极点A的比值，即通过改变流过输入管（第二MOS管）MN2的电流I2的值，实现改变主极点C与次极点A的相对位置，进而改变全差分运算放大器的频率特性，最终实现对折叠式CASCODE全差分放大器的频率补偿功能。0049最后，基于上述对折叠式CASCODE全差分运算放大器频率特性的深度分析及结论，本发明的实施例的电路中当MN0的偏置电压NBIAS1处接入时钟信号CLK向上跳变时，通过MOS电容漏极及源极交。
27、叠电容将时钟跳变耦合到偏置NBIAS1处，产生一个上升的脉冲信号，NM0为一个共源放大器，流过NMO的电流增加，同时NM0的漏极电压也一定程度的下降，增加MN1、MN2的栅源电压，使流过MN1、MN2的电流I1和I2增加，由于流过MP9、MP10的总电流I9和I10固定不变，则对应的增益级电流减小及输入级电流增加，折叠式CASCODE全差分运算放大器输入级与增益级电流分配比在时钟向上跳变瞬间增加，同时，根据公式（3）可得主极点C与次极点A的相对位置改变。同理，当MN0的偏置电压NBIAS1处接入时钟信号CLK向下跳变时，可得主极点C与次极点A的相对位置也会改变。同时，可以调节MNC的面积来调节。
28、时钟馈通的影响程度。0050图2为本发明一个实施例的时钟馈通频率补偿前后阶跃瞬态响应对比的仿真图。图3为本发明一个实施例的时钟馈通频率补偿前后建立时间随负载变化对比的仿真图。可见在增加时钟馈通频率补偿电路后，折叠式CASCODE全差分运算放大器的阶跃响应与不同负载下的建立时间稳定性相比与没有增加时钟馈通频率补偿结构得到了十分明显的提高。0051因此，本发明的实施例中，增加了一个MOS电容及控制时钟信号CLK的时钟馈通频率补偿电路，能够得到较好的阶跃响应及稳定的建立时间，对全差分运算放大器有很好的频率补偿效果。说明书CN104253590A6/6页90052以上通过具体的实施例对本发明进行了说明，但本发明并不限于这些具体的实施例。本领域技术人员应该明白，还可以对本发明做各种修改、等同替换、变化等等，这些变换只要未背离本发明的精神，都应在本发明的保护范围之内。此外，以上多处所述的“一个实施例”表示不同的实施例，当然也可以将其全部或部分结合在一个实施例中。说明书CN104253590A1/3页10图1说明书附图CN104253590A102/3页11图2说明书附图CN104253590A113/3页12图3说明书附图CN104253590A12。