处理器核保留状态的独立控制.pdf

在一种实施例中，一种处理器包括第一处理器核、第二处理器核、第一电压调节器和第二电压调节器，第一电压调节器在第一处理器核活动时向第一处理器核提供具有第一活跃值的第一电压，第二电压调节器在第二处理器核活动时向第二处理器核提供具有第二活跃值的第二电压。响应于把第一处理器核置于具有关联的第一低功率电压值的第一低功率状态的请求，独立于第二电压调节器，第一电压调节器把第一电压减少到少于第一低功率电压值的第二低功率电压值。在第二功率值下保留存储在第一处理器核的第一寄存器中的第一数据。描述并要求保护其他实施例。

权利要求书
1.  一种处理器，包括：
第一处理器核；
第二处理器核；
第一电压调节器，其用于向所述第一处理器核提供第一电压，在所述第一处理器核活跃时所述第一电压具有第一活跃值；以及
第二电压调节器，其用于独立于所述第一电压调节器向所述第二处理器核提供第二电压，在所述第二处理器核活跃时所述第二电压具有第二活跃值；
其中，响应于把所述第一处理器核置于具有关联的第一低功率电压值的第一低功率状态的请求，所述第一电压调节器把所述第一电压减少到小于所述第一低功率电压值的第二低功率电压值，其中所述减少独立于所述第二电压调节器，且在所述第一电压处于所述第二低功率电压值的同时保留存储在所述第一处理器核的第一寄存器中的第一数据。

2.  如权利要求1所述的处理器，其特征在于，响应于所述第一电压减少到所述第二低功率电压值，通过增加所述第二电压，把与所述第一电压从所述第一活跃值减少到所述第二低功率电压值相关联的差值功率重新分配给所述第一处理器核。

3.  如权利要求1所述的处理器，其特征在于，响应于所述第一电压减少到所述第二低功率电压值，与所述第一电压的减少相关联的功率减少导致所述处理器所消耗的功率的减少。

4.  如权利要求1所述的处理器，其特征在于：
所述处理器包括第三处理器核和第三电压调节器，所述第三电压调节器用于向所述第三处理器核提供第三电压，在所述第三处理器核活跃时所述第三电压具有第三活跃值；以及
把与所述第一电压从所述第一活跃值减少到所述第二低功率电压值相关联的功率减少重新分配给所述第二处理器核和所述第三处理器核中的至少一个。

5.  如权利要求1所述的处理器，其特征在于，响应于把所述第二处理器核置于具有关联的第三低功率电压值的第二低功率状态的请求，所述第二电压调节器把所述第二电压减少到小于所述第三低功率电压值的第四低功率电压值，且在所述第二电压处于所述第四低功率电压值的同时保留存储在所述第二处理器核的寄存器 中的第二数据。

6.  如权利要求5所述的处理器，其特征在于，所述处理器包括附加处理器核，且其中，响应于所述第二电压的减少，把与所述第二电压的减少相关联的功率使用减少重新分配给所述附加处理器核。

7.  如权利要求6所述的处理器，其特征在于，一旦重新分配所述功率，所述处理器消耗与在所述第二电压处于所述第二活跃值的同时所述处理器所消耗的功率大致相同的功率。

8.  一种方法，包括：
向处于活动状态的多核处理器的第一处理器核提供第一电压，并且向处于所述活跃状态的所述多核处理器的第二处理器核提供第二电压；以及
响应于把所述第一处理器核置于具有关联的第一低功率电压值的第一低功率状态的请求，独立于提供给所述第二处理器核的所述第二电压，把所述第一电压从与所述活跃状态相关联的第一活动电压值减少到第二低功率电压值，其中，所述第二低功率电压值小于所述第一低功率电压值，且其中，在所述第一电压处于所述第二低功率电压值的同时保留存储在所述第一处理器核的第一寄存器中的第一数据。

9.  如权利要求8所述的方法，其特征在于，进一步包括在把所述第一电压减少到所述第二低功率电压值之后，向所述第二处理器核提供功率增加，其中所述功率增加不超过与所述第一电压的减少相关联的功率减少。

10.  如权利要求9所述的方法，其特征在于，所述功率增加大致等于所述功率减少。

11.  如权利要求8所述的方法，其特征在于，在所述第一处理器核处于所述第一低功率状态的同时，把所述第二处理器核维持在所述活跃状态。

12.  如权利要求8所述的方法，其特征在于，进一步包括：
向处于所述活跃状态的所述多核处理器的第三处理器核提供第三电压；以及
在把所述第一电压减少到所述第二低功率电压值之后，把功率增加分配到所述第二处理器核和所述第三处理器核中的至少一个，其中所述功率增加不超过与所述第一电压的减少相关联的功率减少。

13.  如权利要求12所述的方法，其特征在于，进一步包括响应于把所述第二处理器核置于具有关联的第三低功率电压值的第三低功率状态的请求，独立于所述第一电压和所述第三电压，把提供给所述第二处理器核的所述第二电压从与所述活跃状态相关联的第二活跃电压值减少到与第四低功率状态相关联的第四低功率电 压值，其中所述第四低功率电压值小于所述第三低功率电压值，且其中在所述第二电压处于所述第三低功率电压值的同时保留存储在所述第二处理器核的第二寄存器的第二数据。

14.  如权利要求13所述的方法，其特征在于，进一步包括把与所述第二电压的减少相关联的功率差值分配给所述多核处理器的至少一个其他处理器核。

15.  一种系统，包括：
动态随机存取存储器(DRAM)，其用于存储数据；以及
处理器，其耦合到所述DRAM，包括：
第一处理器核；以及
第二处理器核；
第一电压调节器，其用于向所述第一处理器核提供第一电压；以及
第二电压调节器，其独立于所述第一电压调节器向所述第二处理器核提供第二电压；
其中，响应于把所述第一处理器核置于具有关联的第一低功率电压的第一低功率状态的请求，所述第一电压调节器把所述第一电压减少到小于所述第一低功率电压的第二低功率电压，其中所述减少独立于提供给所述第二处理器核的所述第二电压，并且在所述第一电压处于所述第二低功率电压的同时保留存储在所述第一处理器核的第一寄存器中的第一数据。

16.  如权利要求15所述的系统，其特征在于，响应于所述第一电压的减少，把与所述第一电压的减少相关联的功率减少重新分配给所述处理器的至少一个其他处理器核。

17.  如权利要求15所述的系统，其特征在于，在所述第一处理器核处于所述第一低功率状态的同时，所述处理器的至少一个其他处理器核处于活跃状态。

18.  如权利要求15所述的系统，其特征在于，所述第一电压调节器和所述第二电压调节器中的至少一个被集成到所述处理器。

19.  如权利要求15所述的系统，其特征在于，进一步包括第三处理器核和用于向所述第三处理器核提供第三电压的第三电压调节器，其中把与所述第一电压减少到所述第二低功率电压相关联的功率减少重新分配给所述第二处理器核和所述第三处理器核中的至少一个。

20.  如权利要求15所述的系统，其特征在于，响应于所述第一电压的减少，与所述第一电压的减少相关联的功率减少导致所述处理器所消耗的功率的减少。

说明书处理器核保留状态的独立控制
背景
功率和热管理问题是基于计算机的系统的所有领域中的考虑。尽管在服务器领域中，电力成本驱动了对低功率系统的需求，但在移动系统中，电池寿命和热限制使得这些问题变得相关。通常使用操作系统(OS)或系统软件来控制硬件元件来进行优化系统以便以最小功耗得到最大性能。大多数现代OS使用高级配置和功率接口(ACPI)标准，例如于2006年10月10日公布的修订版3.0b，用于优化这些领域中的系统。ACPI实现允许处理器核处于不同的节能状态(也称为低功率或空闲状态)，通常被称为所谓的C1到Cn状态。
在核活动时，它运行在所谓的C0状态，且在核空闲时，它可以被置于核低功率状态，即所谓的核非零C状态。核C1状态表示具有最少节能但可以几乎立即进入和退出的低功率状态，而扩展深度低功率状态(例如，C3)表示其中静态功耗可忽略不计但进入/退出这种状态和对活动的响应(即，回到C0)的时间较长的功率状态。
附图简述
图1是根据本发明的一种实施例的系统的框图。
图2叙述根据本发明的一种实施例表示功率减少的图。
图3叙述根据本发明的另一实施例表示功率减少的图。
图4是根据本发明的另一实施例的方法的流程图。
图5是根据本发明的一种实施例的处理器的框图。
图6是根据本发明的一种实施例的处理器核的框图。
图7是根据本发明的一种实施例的系统的框图。
图8是根据本发明的另一实施例的多域处理器的框图。
图9是根据本发明的另一实施例的处理器的框图。
图10是根据本发明的一种实施例出现在计算机系统中的组件的框图。
详细描述
尽管参考例如在计算平台或处理器中的特定集成电路中的节能和能效描述下列的实施例，但其他实施例适用于其他类型的集成电路和逻辑设备。在此描述的实施例的类似的技术和教导可以应用到也可以受益于更好的能效和节能的其他类型的电路或半导体设备。例如，所公开的实施例不限于任何具体类型的计算机系统，且可以用于其他设备，例如手持式设备、片上系统(SoC)和嵌入式应用。手持式设备的一些示例包括蜂窝式电话、因特网协议设备、数码相机、个人数字助理(PDA)和手持式PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或可以执行下面教导的功能和操作的任何其他系统。此外，在此描述的装置、方法和系统不限于物理计算设备，而是也可以与用于节能和效率的软件优化相关。在下面的描述中将容易看出，在此描述(无论是否参考硬件、固件、软件或其组合)的方法、装置和系统的实施例对例如用于包含美国经济的大部分的产品中的节能和能效的‘绿色技术’未来是至关重要的。
在各种实施例中，具有多核架构处理器可以提供每核的电压控制。以这种方式，可以实现对功耗和性能的更好控制。例如，在多核处理器中，一个核可以被配置为处于空闲状态，例如C1。可以独立地调整提供给多核处理器的每一核的电压，以使得向被配置为处于空闲状态的核提供小于与C1状态相关联的电压的保留电压，这可以允许空闲核的泄漏功率的减少，同时保留存储在空闲核的寄存器中的数据。在一种实施例中，可以从在半导体管芯生产期间写入或熔断时存储在例如熔断器或处理器的其他非易失性存储中的信息确定保留电压。可以把提供给空闲核的减小的电压和随之发生的减小的功率重新分配给活动核，以便允许一些活动核以较高的频率运行。可以节省由空闲核中的泄漏引起的所浪费的功率，且可以将其转移到多核处理器具有所得到的较高处理效率的活跃核。
现在参见图1，所示出的是根据本发明的一种实施例的系统的一部分的框图。如图1中所示出，系统100可以包括各种组件，包括被示出为多核处理器的处理器110。处理器110可以经由外部电压调节器160耦合到电源150，外部电压调节器160可以执行第一电压转换以便向处理器110提供主要经调节电压。
如图可见，处理器110可以是包括多个核120a–120n的单管芯处理器插座。另外，每一核可以与各个电压调节器125a–125n相关联，以便允许电压的细粒度控制，且因而允许每一个核的功率和性能的细粒度控制。因而，每一核可以以独 立的电压和频率操作，这允许高度的灵活性并且提供平衡功耗和性能的广泛机会。尽管在图1的实现中示出为带有集成电压调节器，但各实施例不限于此。
仍然参见图1，附加的组件可以出现在处理器内，这些组件包括输入/输出接口132、另一接口134和集成存储器控制器136。如图可见，这些组件中的每一种都可以由另一集成电压调节器125x供电。在一种实施例中，接口132可以遵循英特尔快速通道互连(QPI)协议，该协议提供高速缓存相干协议中的点对点(PtP)链路，其包括多个层，包括物理层、链路层和协议层。接口134又可以遵循外围组件互连快速(PCIeTM)规范，例如，PCI ExpressTM规范基本规范2.0版(2007年1月15日公布)。尽管为便于阐释未示出，但应理解，附加的组件可以出现在处理器110内，例如附加的非核逻辑和其他组件，例如内部存储器，例如一级或多级的高速缓冲存储器分层等等。
还示出的是功率控制单元(PCU)138，它可以包括执行关于处理器110的功率管理操作的硬件、软件和/或固件。PCU 138可以经由专用接口耦合到外部电压调节器160。以这种方式，PCU 138可以指令电压调节器160向处理器提供所请求的经调节电压。
根据高级配置和平台接口(ACPI)标准(例如，2006年10月公布的修订版3.0b)，处理器可以以各种性能状态或级别操作，即从P0到PN。通常，P1性能状态可以对应于可以由OS请求的最高保证性能状态。除了这一P1状态之外，OS可以进一步请求更高的性能状态，即P0状态。因此，这一P0状态可以是机会或涡轮(turbo)模式状态，其中，在功率和/或热预算可用时，处理器硬件可以把处理器或至少其部分配置为以高于保证频率的频率操作。在多种实现中，处理器可以包括多个高于保证最大频率的所谓的面元频率(bin frequency)，也称为P1频率，其超过具体处理器的最大峰值频率。另外，根据ACPI，处理器可以以各种功率状态或水平操作。对于功率状态，ACPI指定不同的功率消耗状态，通常称为C状态，即C0、C1到Cn状态。当核活跃时，它运行在C0状态，且当核空闲时，它可以被置于核低功率状态，也称为核非零C状态(例如，C1状态-C6状态)，且每一C状态处于更低的功率消耗水平(使得C6是比C1更深的低功率状态，等等)。
在操作中，功率控制单元138可以从例如操作系统或在操作系统上操作的软件实体接收到把核120a置于具有空闲状态电压的空闲状态(例如C1)的指令。响应于该指令，IVR 125a可以把小于空闲状态电压的保留电压提供给核120a，且在核120a维持在保留电压的同时可以把所存储的数据保留在核120a的一个或多个寄 存器和/或其他存储中。可以独立于提供给其他核120b-120n电压而设置供给核120a的保留电压。供给核120a的电压减少到小于空闲状态电压的值可以节省由于在核120a内的泄漏而浪费的功率。所节省的功率可以由多核处理器的其他核使用，例如通过增加一些核的频率。因而，通过独立调整提供给每一核的电压，例如，减小到数据保留电压(数据保留电压允许正在进行的把数据存储在核的寄存器或其他存储中)，代替增加多核处理器的总体效率，可以改为使用由于泄漏而可能浪费的功率。
在其他实施例中，可以把供给核120a的电压减少到保留电压，该保留电压小于与另一减少的活动状态——例如C3状态(C3状态中，通常停止所有内部时钟信号且CPU不回答请求或中断)相关联的或不同于活跃状态的另一减少的活动状态中的减小的电压。在所供应的电压被减小到保留电压之后，由把所供应的电压减小到保留电压而节省的功率(例如由于泄漏的减少)可以被分配给多核处理器的其他核，这可以在多核处理器的操作中得到增加的效率。备选地，相比于在核120a中建立C状态之后没有实现进一步电压减少，作为进一步减少的电压的结果而节省的功率可以得到操作多核处理器的较小净能量开销。
现在参见图2，所示出的是根据本发明的一种实施例的多核处理器的功耗的图200。图210阐释多核处理器的功耗的减少212，功耗减少得自把多核处理器的核1置于空闲状态(例如C3)同时其他核保持活跃，在C3中通常通过停止所有内部时钟信号来减少功率。多核处理器所消耗的功率(动态功率)的减少是由于核1的空闲状态。图220阐释由提供给核1的减少的电压引起的功耗的减少222，同时核1处于C3状态，同时核1把数据保留在核1的一个或多个寄存器中。相比于把核1置于C3状态而不进一步减少供应给核1的电压，在把数据保留在核1的寄存器中的同时供给处于C3状态的核的电压的减少导致多核处理器的减少的总体功耗。进一步，在重新激活核时，把数据保留在核1的一个或多个寄存器中可以导致更快返回到活跃状态C0，这与相比于从C3状态返回到C0状态(或另一状态例如C1)而不保留存储在核1的一个或多个寄存器中的数据的净能量节省相关联。
现在参见图3，所示出的是根据本发明的一种实施例多核处理器的各个核的功耗的图。图310阐释多核处理器的功率减少，其得自把多核处理器的核1置于空闲状态，例如C3，同时其他核保持活跃。曲线312是多核处理器所消耗的总功率随时间变化的表示。在时间间隔314期间，由于核1被置于C3状态，多核处理器所消耗的总功率下降了一定量319。曲线316表示核0所消耗的功率。在时间间隔314期间，核0消耗与在时间间隔314之前和之后相同的功率量。曲线318表示核1 所消耗的功率随时间的变化。在时间间隔314期间，核1所消耗的功率减少了一定量317，大致等于多核处理器所消耗的总功率的减少319。多核处理器所消耗的总功率的减少319是由于核1的空闲状态。
图320阐释由于提供给核1电压减少到保留电压引起的功率使用的进一步节省，以及所节省的功率的重新分配。所供应的电压被减少到保留电压(少于例如与C3状态相关联的空闲状态电压)，该保留电压允许保留存储在核1的一个或多个寄存器中的数据。通过把核1减少到保留电压而节省的功率可以由核0例如用来增加核0的频率。正如曲线322中所阐释的，相比于在时间间隔324之前和之后的总功耗，在时间间隔324期间，多核处理器的总功耗轻微地减少例如一定量323。曲线328阐释在时间间隔324期间核1所消耗的功率的减少329。该减少329大于由于供应给核1的电压减少到保留电压引起的减少317，该保留电压小于与C3状态相关联的空闲状态电压，同时保留核1中所存储的数据。在保留核1中所存储的数据的同时把保留电压供应给核1允许由核0利用额外的功率327，否则该额外功率会因为泄漏效应而损耗。
现在参见图4，所示出的是描述根据本发明的一种实施例由电压控制逻辑(例如，图1的功率控制单元(PCU)138、图5的电压控制逻辑556或其他这样的逻辑)执行的方法的流程图400。该方法从402开始。进行到判决框404，判断操作系统(或者在操作系统上或在操作系统下执行的其他软件实体)是否请求把在多核处理器内置于空闲状态，例如C1或C3。如果操作系统不请求把第一核置于空闲状态，该方法在412结束。
如果操作系统请求把第一核置于空闲状态，则移动到406，从存储检索保留电压信息。在一种实施例中，可以例如从PCU可访问的配置存储获得保留电压信息。进行到框408，把小于与所请求的空闲状态相关联的空闲状态电压的保留电压提供给第一核，并且在电压维持在保留电压的同时，保留被存储在第一核的一个或多个寄存器(以及该核的其他存储例如一级或多级的高速缓冲存储器分层)的数据。可以发生允许把第一核置于保留状态的各种操作。在一种实施例中，这些操作可以包括待决事务的排空、核状态的保存和/或第一核的一个或多个电路，例如时钟电路、振荡器等等，的关闭。在一种实施例中，可以经由从PCU到电压调节器(内置或外置于处理器)命令实施从活跃状态电压到保留状态电压的电压改变，以便引起调节器向核提供较低的电压。注意，这种电压减少可以独立于操作系统所请求的C状态改变而发生(且电压减少可以是操作系统不可见的)。
移动到框410，可选地，把由供给第一核的电压的减少引起的可用功率重新分配给多核处理器的一个或多个活跃核。在一种实施例中，PCU可以把对应于所节省的功率的功率预算值从这一空闲核分配给一个或多个其他核，以便允许以增加的电压和/或频率操作。(备选地，可以节省由供给第一核的电压的减少引起的可用功率，例如，可用功率可以不是由其他核利用，而是相比于不把电压从第一值减少到第二值可以替代地得到较小的总体能量开销。)该方法在412结束。尽管在图4中用这种特定实现示出，但应理解，本发明的范围不限于此。
现在参见图5，所示出的是根据本发明的一种实施例的处理器的框图。如图5中所示出，处理器500可以是包括多个核510a-510n的多核处理器。在一种实施例中，每一个这样的核可以被配置为以多个电压和/或频率操作。另外，如以上所描述的，可以把每一核独立控制为在所选择的电压和/或频率操作。为此，每一核可以与相应的电压调节器512a-512n相关联。各种核可以经由互连515耦合到包括各种组件的非核520。如图可见，非核520可以包括共享高速缓存530，共享高速缓存530可以是末级高速缓存。另外，非核可以包括集成存储器控制器540、各种接口550和功率控制单元555。
在各种实施例中，功率控制单元555可以与OS功率管理代码通信。例如，基于从OS接收到的请求和关于核正在处理的工作量的信息，在功率控制单元555内的电压控制逻辑556可以确定操作每一核的适当电压，如以上参照图1-4所描述的。例如，电压控制逻辑556可以产生多个控制信号以便引起电压调节器控制提供给相应核的电压，例如，把供应给一个核的电压减少到小于所请求的空闲状态的空闲状态电压的保留电压，这可以导致由于泄漏效应引起的减少的功率损耗，同时把所存储的数据保留在空闲核的寄存器中。另外，通过增加供给一个或多个其他核的各个电压，可以重新分配通过减少泄漏损失节省的功率，这可以增加处理器的总体效率。
进一步参见图5，处理器500可以例如经由存储器总线与系统存储器560通信。另外，通过接口550可以做成到诸如外围设备、大容量存储等等的各种芯片外组件的连接。尽管在图5的实施例中用这种特定实现示出，但应理解，本发明的范围不限于此。
现在参见图6，所示出的是根据本发明的一种实施例的处理器核的框图。如图6中所示出，处理器核600可以是多级管线化乱序处理器。如图6中所示出，核600可以以作为集成电压调节器609的结果的各种电压操作。在各种实施例中，这种调节器可以例如从外部电压调节器接收传入电压信号。例如，响应于所接收的把核 600置于空闲状态例如C1或C3的电压信号，集成电压调节器609可以把所供应的电压减少到保留电压，该保留电压小于与所请求的空闲状态相关联的空闲状态电压，以便减少由于泄漏效应引起的功率损耗，同时保留存储在核600的一个或多个寄存器(例如寄存器堆630和扩展寄存器堆635)中的数据。
如图6可见，核600包括前端单元610，前端单元610可以用来提取要执行的指令，并准备它们以供稍后在处理器中使用。例如，前端单元610可以包括提取单元601、指令高速缓存603和指令解码器605。在一些实现中，前端单元610还可以包括追踪缓存，以及微代码存储和微操作存储。提取单元601可以例如从存储器或指令高速缓存603提取宏指令，并把它们输入到指令解码器605以便把它们解码成原语，即，微操作以供由处理器执行。
耦合在前端单元610和执行单元620之间的是乱序(OOO)引擎615，乱序(OOO)引擎615可以用来接收微指令并准备它们以供执行。更具体地，OOO引擎615可以包括重新排序微指令流的各种缓冲器，并分配执行所需要的各种资源，以便把逻辑寄存器的重命名提供到在诸如寄存器堆630和扩展寄存器堆635之类的各种寄存器堆内的存储位置。寄存器堆630可以包括用于整数和浮点数操作的分离的寄存器堆。扩展寄存器堆635可以为矢量大小的单元提供存储，例如每寄存器256或512比特。
各种资源可以出现在执行单元620中，包括例如各种整数、浮点数和单指令多数据(SIMD)逻辑单元，以及其他专用硬件。例如，这样的执行单元可以包括一个或多个运算逻辑单元(ALU)622，以及其他这样的执行单元。
可以把来自执行单元的结果提供给退役逻辑，即重新排序缓冲器(ROB)640。更具体地，ROB 640可以包括接收与所执行的指令相关联的信息的各种阵列和逻辑。然后，ROB 640检查这种信息，以便判断指令是否可以有效退役并把结果数据提交给处理器的架构的状态，或者判断是否发生了阻止了指令的适当退役的一个或多个异常。当然，ROB 640可以处理与退役相关联的其他操作。
如图6中所示出，ROB 640耦合到高速缓存650，在一种实施例中，高速缓存650可以是低级高速缓存(例如，L1高速缓存)，但本发明的范围不限于此。而且，执行单元620可以直接耦合到高速缓存650。可以发生从高速缓存650与高级高速缓存、系统存储器等等的数据通信。尽管在图6的实施例中用这种高级框图示出，但应理解，本发明的范围不限于此。例如，尽管图6的实现是针对诸如所谓的x86指令集架构(ISA)之类的乱序机器，但本发明的范围不限于此。即是说， 可以在顺序处理器、诸如基于ARM的处理器之类的精简指令集计算(RISC)处理器或可以经由仿真引擎和关联逻辑电路仿真不同的ISA的指令和操作的另一类型的ISA的处理器中实现其他实施例。
可以在多种不同的系统类型中实现各实施例。现在参见图7，所示出的是根据本发明的一种实施例的系统的框图。如图7中所示出，多处理器系统700是点对点互连系统，且包括经由点对点互连750耦合的第一处理器770和第二处理器780。如图7中所示出，处理器770和780中的每一个可以是多核处理器，包括第一和第二处理器核(即，处理器核774a和774b以及处理器核784a和784b)，但处理器中也可能存在更多核。使用出现在处理器内的多个独立的电压调节器(为便于阐释，在图7的实施例中未示出)，每一核可以以独立的电压/频率操作。例如，响应于所接收的把核784a置于空闲功率状态例如C1或C3的控制信号，专用于调节供给核784a的电压的独立电压调节器可以提供保留电压，该保留电压小于与所请求的空闲功率状态相关联的空闲状态电压，这可以减少由于泄漏效应引起的功率损耗，同时保留存储在核784a的一个或多个寄存器中的数据。注意，这种电压减少可以独立于供应给其他核的电压而发生，可以继续给其他核供应用于给定活跃状态的操作电压。通过调整供给多核处理器780的一个或多个其他核的各个电压，可以重新分配通过减少泄漏损耗节省的功率，这可以增加处理器780的总体效率。备选地，所节省的功率可以导致多核处理器780的较低总体功耗。
仍然参见图7，第一处理器770还包括存储器控制器中枢(MCH)772和点对点(P-P)接口776和778。类似地，第二处理器780包括MCH 782和P-P接口786和788。如图7中所示出，MCH 772和782把各处理器耦合到各自的存储器，即存储器732和存储器734，这些存储器可以是本地附连到相应处理器的系统存储器(例如，DRAM)的各个部分。第一处理器770和第二处理器780可以分别经由P-P互连752和754耦合到芯片组790。如图7中所示出，芯片组790包括P-P接口794和798。
此外，芯片组790包括接口792，用以通过P-P互连739把芯片组790与高性能图形引擎738耦合起来。另外，芯片组790可以包括接口795，接口795可以是与存储719连接的存储控制器。芯片组790又可以经由接口796耦合到第一总线716。如图7中所示出，各种输入/输出(I/O)设备714以及总线桥718可以耦合到第一总线716，总线桥718把第一总线716耦合到第二总线720。在一种实施 例中，各种设备可以耦合到第二总线720，包括例如键盘/鼠标722、通信设备726和数据存储单元728，例如可以包括代码730的盘驱动器或其他大容量存储设备。进一步，音频I/O 724可以耦合到第二总线720。各实施例可以合并到其他类型的系统中，包括诸如智能蜂窝式电话、平板计算机、上网本等等的移动设备。
现在参见图8，所示出的是根据本发明的另一实施例的多域处理器的框图。如图8的实施例中所示出的，处理器800包括多个域。具体地，核域810可以包括多个核8100–810n，图形域820可以包括一个或多个图形引擎，且还可以存在系统代理域850。
如进一步可见的，系统代理域850可以包括显示控制器852，显示控制器852可以提供对关联显示器的控制和到关联显示器的接口。如进一步可见的，系统代理域850可以包括功率控制单元858，功率控制单元858可以包括控制提供给每一核8400-840n的电压的控制逻辑859。在一些实施例中，系统代理域850可以以不同于核域810的核8100-810n的独立频率执行，且可以在所有时刻保持上电以便处理功率控制事件和功率管理。
每一核8100-810n可以以不同的电压和不同的频率操作。例如，可以把核8100置于保留状态，同时其他核活跃，例如C0状态。供应给核8100的保留状态电压可以小于与把核8100置于空闲状态(例如C3)的请求相关联的空闲状态电压。根据本发明的各实施例，在所供应的电压是保留状态电压的同时，可以把数据保留在核8100的寄存器中。根据本发明的各实施例，通过把供给核8100的电压减少到低于C3电压电平所节省的功率可以导致由于在核8100内的泄漏引起的功率损耗的减少，并且可以把所节省的功率重新分配给核8101-810n中的一个或多个。备选地，根据本发明的各实施例，所节省的功率可以减少核域810的总体功率操作成本。
通常，除了各种执行单元和附加处理元件之外，每一核8100-810n还可以包括低级高速缓存。各种核又可以相互耦合且耦合到共享高速缓冲存储器，该共享高速缓冲存储器由多个末级高速缓存(LLC)8400-840n的单元形成。在各种实施例中，可以在核和图形引擎以及各种媒体处理电路当中共享LLC 840。如图可见，环形互连830因而把各核耦合在一起，并且提供在核、图形域820和系统代理电路850之间的互连。在一种实施例中，互连830可以是核域的一部分。然而，在其他实施例中，环形互连可以是其自己的域。
如图8还可见，处理器800还可以包括集成存储器控制器(IMC)870，集成存储器控制器(IMC)870可以提供到诸如动态随机存取存储器(DRAM)之类的 系统存储器的接口。可以存在多个接口8800-880n，以便允许在处理器和其他电路之间的互连。例如，在一种实施例中，可以提供至少一个直接媒体接口(DMI)接口以及一个或多个外围组件互连快速(PCI EXPRESSTM(PCIeTM))接口。更进一步，为了提供在诸如附加处理器或其他电路之类的其他代理之间的通信，也可提供遵循英特尔快速通道互连(QPI)协议的一个或多个接口。尽管在图8的实施例中以这样的高级框图表示，但应理解，本发明的范围不限于此。
现在参见图9，所示出的是根据本发明的另一实施例的处理器的框图。图9中，处理器900可以是多核处理器。中央处理单元(CPU)920可以包括多个域，包括核域925、图形域930和非核域935，核域925可以包括多个处理器核9250-925n(未示出)，图形域930可以包括诸如一个或多个图形核之类的一个或多个图形处理单元(GPU)，非核域935可以包括处理器的其他电路例如高速缓冲存储器、存储器控制器、其他固定功能单元、逻辑电路等等。如进一步可见的，CPU 920还包括功率控制单元(PCU)940，在所示出的实施例中，功率控制单元(PCU)940可以配备有执行处理器的功率管理操作的各种电路、逻辑等等。注意，在图9中以高级框图示出视图，以便示出与根据本发明的一种实施例的功率控制相关的特征，并且不旨在示出完全的处理器电路。另外，在逻辑上而非物理上示出一些电路的位置，这是由于在一些实施例中PCU 940可以是非核域935的物理部分。
PCU 940可以包括功率控制逻辑948，功率控制逻辑948可以把供应给处理器核9250的电压减少到保留电压，保留电压少于与空闲状态(例如C3)相关联的空闲状态电压，同时把其他处理器核中的至少之一维持在活跃状态，例如C0。根据本发明的一种实施例，通过给处理器核9250供应保留电压，把所存储的数据保留在处理器核9250中。通过把处理器核9250的处理器电压减少到小于与C3状态相关联的空闲状态电压的保留电压而节省的功率可以导致由于减少的功率损耗结果例如泄漏效应而节省的功率。根据本发明的各实施例，可以把所节省的功率重新分配给其他处理器核中的一个或多个。备选地，所节省的功率可以得到减少的处理器操作能量成本。尽管在图9的实施例中以这样的高级框图表示，但应理解本发明的范围不限于此。
现在参见图10，所示出的是出现在根据本发明的一种实施例的计算机系统中的组件的框图。如图10中所示出，系统1000可以包括多种不同的组件。这些组件可以被实现为IC、其部分、分立电子器件或安装到电路板例如计算机系统的主板或内插卡的其他模块，或者是合并在计算机系统的机箱内的组件。还应注意，图 10的框图旨在示出计算机系统的多种组件的高级视图。然而，应理解，在某些实现中可以存在附加的组件，并且，此外，在其他实现中可以发生所示出的组件的不同排列。
如图10中可见，处理器1010可以是诸如超低电压处理器之类的低功率多核处理器插座，它可以充当主处理单元和用于与该系统的各种组件通信的中枢。如在此描述的，这样的处理器可以被实现为片上系统(SoC)。在一种实施例中，处理器1010可以是基于英特尔架构CoreTM的处理器，例如i3、i5、i7，或者是可从加利福尼亚州圣克拉拉市的英特尔公司获得的另一种此类处理器，例如组合了一个或多个基于CoreTM的核和一个或多个基于的英特尔ATOMTM核以便从而在单个SoC中实现高功率和低功率核的处理器。然而，应理解，在其他实施例中可以改为存在其他低功率处理器，例如可从加利福尼亚州桑尼维尔市的超威公司(AMD)商购的处理器、来自ARM控股公司的基于ARM的设计、或来自加利福尼亚州桑尼维尔市的MIPS技术公司的基于MIPS的设计、或它们的授权方或采用者，例如苹果A5或A6处理器。
处理器1010可以包括中央处理单元(CPU)1012和功率控制单元(PCU)1014，中央处理单元(CPU)1012包括多个处理器核10250-1025n(未示出)。根据本发明的一种实施例，PCU 1014可以把处理器核10250置于具有少于空闲状态例如C3的保留电压的数据保留状态，同时把其他处理器核10251-1025n中的至少之一维持在活动状态，例如C0。在数据保留状态中，处理器核10250可以保留存储在其寄存器中的数据。通过把处理器核的处理器电压减少到低于C3状态的处理器电压的减少的电压所节省的功率可以得到由于减少的功率损耗结果例如泄漏效应而节省的功率。根据本发明的各实施例，可以把所节省的功率重新分配给其他处理器核10251-1025n中的一个或多个。备选地，所节省的功率可以得到减少的处理器操作能量成本。
处理器1010可以与系统存储器1015通信，在一种实施例中可以经由多个存储器设备实现系统存储器1015，以便提供指定量的系统存储器。为了提供诸如数据、应用、一个或多个操作系统等等的信息的持久存储，大容量存储1020也可以耦合到处理器1010。还在图10中示出的是，闪存设备1022可以耦合到处理器1010，例如经由串行外围接口(SPI)。这种闪存设备可以提供系统软件的非易失性存储，包括基本输入/输出软件(BIOS)以及系统的其他固件。
各种输入/输出(IO)设备可以出现在系统1000内。图10的实施例中具体示 出的是显示器1024，显示器1024可以是被配置在机壳的盖子部分内的高清LCD或LED面板。这种显示器面板也可以提供触摸屏1025，例如，外部安装在显示器面板上，以使得经由用户与这种触摸屏交互，可以把用户输入提供给系统，以便允许所期望的操作，例如关于显示信息、访问信息等等的操作。在一种实施例中，显示器1024可以经由显示器互连耦合到处理器1010，显示器互连可以被实现为高性能图形互连。触摸屏1025可以经由另一互连耦合到处理器1010，在一种实施例中该互连可以是I2C互连。如图10中还示出的，除了触摸屏1025之外，经由触控板1030也可以发生经由触摸的用户输入，触控板1030可以被配置在机壳内且也可以耦合到与触摸屏1025相同的I2C互连。
出于感知计算和其他目的，各种传感器可以出现在系统内且可以以不同的方式耦合到处理器1010。某些惯性和环境传感器可以通过传感器集线器1040耦合到处理器1010，例如经由I2C互连。在图10中所示出的实施例中，这些传感器可以包括加速度计1041、环境光传感器(ALS)1042、罗盘1043和陀螺仪1044。在一种实施例中，其他环境传感器可以包括一个或多个热传感器1046，热传感器1046可以经由系统管理总线(SMBus)总线耦合到处理器1010。
如图10中还可见，各种外围设备可以耦合到处理器1010经由低引脚数(LPC)互连。在所示出的实施例中，各种组件可以通过嵌入式控制器1035耦合。这样的组件可以包括键盘1036(例如，经由PS2接口耦合)、风扇1037和热传感器1039。在一些实施例中，触控板1030也可以经由PS2接口耦合到EC 1035。另外，安全处理器例如遵循2003年10月2日发布的可信计算组(TCG)TPM规范1.2版的可信平台模块(TPM)1038，也可以经由这种LPC互连耦合到处理器1010。
系统1000可以与以各种方式外部设备通信，包括无线通信。在图10中所示出的实施例中，存在各种无线模块，每一种都可以对应于被配置为用于具体无线通信协议的无线电。用于诸如近场之类的短距离无线通信的一种方式可以经由近场通信(NFC)单元1045，在一种实施例中近场通信(NFC)单元1045可以经由SMBus与处理器1010通信。注意，经由这种NFC单元1045，相互紧靠的设备可以通信。例如，通过把两个设备放置为紧靠在一起，且允许传输诸如身份信息、支付信息之类的信息、诸如图像数据之类的数据或类似物。用户可以允许系统1000与诸如该用户的智能手机之类的另一(例如)便携式设备通信。也可以使用NFC系统执行无线功率传输。
如图10还可见，附加的无线单元可以包括其他短距离无线引擎，包括WLAN 单元1050和蓝牙单元1052。使用WLAN单元1050，可以实现遵循指定的电气和电子工程师学会(IEEE)1002.11标准的Wi-FiTM通信，同时，经由蓝牙单元1052，可以发生经由蓝牙协议的短距离通信。这些单元可以经由例如USB链路或通用异步收发器(UART)链路与处理器1010通信。或者，经由根据PCI EXPRESSTM规范基本规范3.0版(2007年1月17日公布)的高速外围组件互连TM(PCIeTM)协议的互连，或者诸如串行数据输入/输出(SDIO)标准之类的另一种这样的协议，这些单元可以耦合到处理器1010。当然，可以在一个或多个内插卡上配置的在这些外围设备之间实际物理连接可以取道于安装在主板的下一代形状因子(NGFF)连接器。
另外，例如遵循蜂窝式或其他无线广域协议的无线广域通信可以经由WWAN单元1056发生，WWAN单元1056又可以耦合到用户身份模块(SIM)1057。另外，为了允许接收和使用位置信息，也可以存在GPS模块1055。注意，在图10中所示出的实施例中，WWAN单元1056和诸如照相机模块1054之类的集成捕捉设备可以经由指定的USB协议例如USB 2.0或3.0链路或UART或I2C协议通信。再次，这些单元的实际物理连接可以通过把NGFF内插卡安装到被配置在主板上的NGFF连接器来实施。
为了提供音频输入和输出，可以经由数字信号处理器(DSP)1060实现音频处理器，数字信号处理器(DSP)1060可以经由高清音频(HDA)链路耦合到处理器1010。类似地，DSP 1060可以与集成编码器/解码器(编解码器)和放大器1062通信，放大器1062又可以耦合到可以在机壳内实现的输出扬声器1063。类似地，可以耦合放大器和编解码器1062，以便从话筒1065接收音频输入，在一种实施例中可以经由双阵列话筒实现话筒1065，以便提供高品质音频输入，从而允许在系统内各种操作的声控控制。还应注意，可以从放大器/编解码器1062向插口1064提供音频输出。尽管在图10的实施例中示出为具有这些具体的组件，但应理解，本发明的范围不限于此。
各实施例可在许多不同类型的系统中使用。例如，在一种实施例中，通信设备可以被安排为执行在此描述的各种方法和技术。当然，本发明的范围不限于通信设备，并且相反，其他实施例可以针对用于处理指令的其他类型的装置，或者包括指令的一个或多个机器可读介质，所述指令响应于在计算设备上执行，引起该设备执行在此描述的方法和技术种的一种或多种。
各实施例可以以代码的形式实现，而且可存储在其上存储有可用于对系统编 程以执行这些指令的非暂态存储介质上。存储介质可包括但不限于：任何类型的存储介质，例如包括软盘、光盘、固态驱动器(SSD)、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)以及磁光盘的盘；诸如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦写可编程只读存储器(EPROM)、闪存、电可擦写可编程只读存储器(EEPROM)之类的半导体器件；磁卡或光卡，或适合于存储电子指令的任何其他类型的介质。
虽然已经针对有限数量的实施例描述了本发明，但本领域技术人员将会理解从中得出的多种更改和变化。预期所附权利要求覆盖落入本发明的真实精神和范围中的所有这样的更改和变更。