存储器系统及其访问方法.pdf

本发明公开了一种存储器系统及其访问方法。本发明的存储器系统包含：多个存储单元、转换电路，以及存取电路。访问方法包含以下步骤：对各该存储单元提供M个阈值电压与N个数据位间的一对应关系，其中，该M个阈值电压包含至少一具较高抗干扰能力的阈值电压，与至少一具较低抗干扰能力的阈值电压；以该至少一具较高抗干扰能力的阈值电压，代换在该对应关系中与该至少一具较低抗干扰能力的阈值电压对应的数据位的组合；以及，根据经代换后的该对应关系而存取这些存储单元。

权利要求书
1.  一种存储器系统，包含：
多个存储单元，各该存储单元是利用M个阈值电压代表N个数据位， 其中，该M个阈值电压包含至少一具较高抗干扰能力的阈值电压，与至 少一具较低抗干扰能力的阈值电压，其中M、N为整数，且M大于N；
一转换电路，其是提供这些阈值电压与这些数据位间的一对应关系， 并且，以该至少一具较高抗干扰能力的阈值电压，代换在该对应关系中与 该至少一具较低抗干扰能力的阈值电压对应的数据组合；以及，
一存取电路，其是根据经代换后的该对应关系而存取这些存储单元。

2.  根据权利要求1所述的存储器系统，其中更包含：
一电压产生电路，其是产生该且M个阈值电压大于N。

3.  根据权利要求1所述的存储器系统，其中各该存储单元包含一第 一储存元件与一第二储存元件，且各该储存元件是分别以该M个阈值电 压而储存N/2个数据位。

4.  根据权利要求1所述的系统，其中，
该至少一具较高抗干扰能力的阈值电压为这些阈值电压中，具最高电 平的阈值电压；以及，
该至少一具较低抗干扰能力的阈值电压为这些阈值电压中，具次低电 平的阈值电压。

5.  根据权利要求1所述的系统，其中，该转换电路是将该至少一具 较低抗干扰能力的阈值电压，对应于对该至少一具较低抗干扰能力的阈值 电压产生干扰的一干扰源阈值电压所对应的数据组合。

6.  一种访问方法，应用于包含多个存储单元、一转换电路与一存取 电路的一存储器系统，该访问方法包含以下步骤：
该转换电路对各该存储单元提供M个阈值电压与N个数据位间的一 对应关系，其中，该M个阈值电压包含至少一具较高抗干扰能力的阈值 电压，与至少一具较低抗干扰能力的阈值电压，其中M、N为整数，且M 大于N；
该转换电路以该至少一具较高抗干扰能力的阈值电压，代换在该对应 关系中与该至少一具较低抗干扰能力的阈值电压对应的数据位的组合；以 及，
该存取电路根据经代换后的该对应关系而存取这些存储单元。

7.  根据权利要求6所述的访问方法，其中该存储器系统包含一电压 产生电路，且该访问方法更包含以下步骤：
该电压产生电路产生该M个阈值电压。

8.  根据权利要求6所述的访问方法，其中各该存储单元包含一第一 储存元件与一第二储存元件，且各该储存元件是分别以该M个阈值电压 而储存N/2个数据位。

9.  根据权利要求6所述的访问方法，其中，
该至少一具较高抗干扰能力的阈值电压为这些阈值电压中，具最高电 平的阈值电压；以及，
该至少一具较低抗干扰能力的阈值电压为这些阈值电压中，具次低电 平的阈值电压。

10.  根据权利要求6所述的访问方法，其中更包含以下步骤：
该转换电路将该至少一具较低抗干扰能力的阈值电压，对应于对该至 少一具较低抗干扰能力的阈值电压产生干扰的一干扰源阈值电压所对应 的数据组合。

说明书存储器系统及其访问方法
技术领域
本发明是有关于一种存储器系统及其访问方法，且特别是有关于一种 闪存系统及其访问方法。
背景技术
闪存(flash memory)是一种相当普遍的非易失性存储器(non-volatile  memory)。简言之，闪存的作法为，将电荷(charge)储存于晶体管存储单元 (transistor memory cell)的栅极(gate)与基极(substrate)问，并根据所储存的电 荷量的多寡改变晶体管的阈值电压(threshold voltage，简称为Vt)。其中， 阈值电压大小代表不同的储存数据内容。
氮化物(Silicon-Oxide-Nitride-Oxide-Silicon，简称为SONOS)闪存是闪 存的一种架构，其特征为利用电荷不易在氧氮氧(ONO)层间移动的特性， 将电荷局限(trap)在固定位置。SONOS闪存由SONOS晶体管阵列(array) 组成，并由存取电路控制写入数据、读取数据。
请参见图1A，其是SONOS晶体管的示意图。SONOS晶体管具有源 极(source)、栅极(gate)、栅极(drain)。其中，源极与栅极间用于储存电荷的 位置并非导体，而是氮化物(Nitride)。因此，在这两侧储存的电荷彼此不 易流动。为便于说明，此处将栅极与栅极间(栅极的右侧)、栅极与源极间(左 侧)，分别定义为一第一储存元件与一第二储存元件。如前所述，第一储存 元件储存的电荷R并不易移动至第二储存元件；第二储存元件储存的电荷 L亦不易移动至第一储存元件。
请参见图1B，其是在SONOS晶体管的储存元件中，储存单一数据位 (bit)时，阈值电压分布的示意图。其中曲线位置愈高，表示发生机率愈大， 亦可代表SONOS晶体管阵列中，有愈多的储存元件具有相应阈值电压。
图1B亦可说明SONOS晶体管阵列的储存元件数量与所代表的数据 位的关系。此图式包含两个阈值电压(V1、V2)，阈值电压较低的第一电平 V1代表数据位为1、阈值电压较高的第二电平V2代表数据位为0。其中， 当SONOS晶体管编程(program)储存元件或读取(read)储存元件时，以参考 电压(reference voltage)电平Vc作为判断标准。
例如，若读取储存元件时，判断储存元件的阈值电压高于参考电压 Vc时，代表读到的数据位为″0″；以及，若读取储存元件时，判断储存元 件的阈值电压低于参考电压Vc时，代表读到的数据位为″1″。
若要写入的数据位为″0″时，必须利用编程(program)流程将电荷储存 至氧氮氧(ONO)层，使其阈值电压高于参考电压Vc。反之，若要写入的数 据位为″1″时，必须利用擦除(erase)流程，将等效电荷从氧氮氧(ONO)层移 出，使其阈值电压低于参考电压Vc。
图1A、图1B代表储存元件仅用于储存单一数据位的情形。随着所需 储存的数据的大幅增长，SONOS晶体管势必需要更有效率的提供对更大 储存容量的存取功能，并确保对数据位进行存取时的正确性。
发明内容
根据本发明的第一方面，提出一种存储器系统，包含：多个存储单元， 各该存储单元是利用M个阈值电压代表N个数据位，其中，该M个阈值 电压包含至少一具较高抗干扰(high interference immunity)能力的阈值电 压，与至少一具较低抗干扰(low interference immunity)能力的阈值电压， 其中M、N为整数，且M大于N；一转换电路，其是提供这些阈值电压 与这些数据位间的一对应关系，并且，以该至少一具较高抗干扰能力的阈 值电压，代换在该对应关系中与该至少一具较低抗干扰能力的阈值电压对 应的数据组合；以及，一存取电路，其是根据经代换后的该对应关系而存 取这些存储单元。
根据本发明的第二方面，提出一种访问方法，应用于包含多个存储单 元、一转换电路与一存取电路的一存储器系统，该访问方法包含以下步骤： 该转换电路对各该存储单元提供M个阈值电压与N个数据位间的一对应 关系，其中，该M个阈值电压包含至少一具较高抗干扰能力的阈值电压， 与至少一具较低抗干扰能力的阈值电压，其中M、N为整数，且M大于N； 该转换电路以该至少一具较高抗干扰能力的阈值电压，代换在该对应关系 中与该至少一具较低抗干扰能力的阈值电压对应的数据位的组合；以及， 该存取电路根据经代换后的该对应关系而存取这些存储单元。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例， 并配合所附图式，作详细说明如下：
附图说明
图1A，其是SONOS晶体管的示意图。
图1B，其是在SONOS晶体管的储存元件中，储存单一数据位时，储 存元件数量与阈值电压分布的示意图。
图2A，其是SONOS晶体管两侧的储存元件，分别用于储存两个数据 位的示意图。
图2B，其是在SONOS晶体管的储存元件中，储存两个数据位时，储 存元件数量与阈值电压分布的示意图。
图3，其是SONOS晶体管的储存元件的阈值电压，受到相邻的储存 元件影响的示意图。
图4，其是汇整SONOS晶体管两侧的储存元件分别储存两个数据位 时，阈值电压的组合情形。
图5，其是于储存元件提供五个阈值电压代表两个数据位的示意图。
图6，其是SONOS晶体管两侧的储存元件分别提供五个电平时，阈 值电压的组合情形。
图7，其是本发明的存储器电路的示意图。
图8，其是本发明的实施例，将第五电平V5对应于数据位为″10″的示 意图。
图9A，其是本发明针对五种电平组合时，容易产生混淆情形改变定 义方式的示意图。
图9B，其是汇整图9A的电平组合与数据位对应关系的示意图。
【符号说明】
存取电路71        转换电路73
电压产生电路75    存储器阵列77
具体实施方式
为了储存更多数据，SONOS晶体管可以进一步改变储存元件储存的 电荷与阈值电压之间的对应关系。例如：假设每一个储存元件可用于储存 两个数据位。
请参见图2A，其是SONOS晶体管两侧的储存元件，分别用于储存两 个数据位的示意图。其中，左侧的储存元件可储存数据位L1、L2，以及， 右侧的储存元件用于储存数据位R1、R2。以下，以其中一侧的储存元件 为例，说明数据位与阈值电压的对应关系。
请参见图2B，其是在SONOS晶体管的储存元件中，储存两个数据位 时，储存元件数量与阈值电压分布的示意图。此图式包含四个电平，这四 个电平代表不同的阈值电压。由左而右分别为：代表数据位为″11″的第一 电平V1、代表数据位为″10″的第二电平V2、代表数据位为″00″的第三电 平V3、代表数据位为″01″的第四电平V4。
当储存元件用于储存两个数据位时，需要参考多个电压。其中，初始 参考电压Vc0对应于储存元件的高位数据。第一参考电压Vc1与第二参考 电压Vc2则对应于储存元件的低位数据。以下先说明读取的方式，接着在 说明写入的方式。
针对图2B的分布情形，读取储存元件时，若其阈值电压低于初始参 考电压Vc0的情形，即可确认数据位的高位为″1″，反之则为″0″。
首先说明读取结果为，阈值电压高于初始参考电压Vc0的情形。如前 所述，阈值电压高于初始参考电压Vc0时，相当于数据位的高位为″0″。 接着，进一步判断阈值电压是否低于第二参考电压Vc2。
若阈值电压确实低于第二参考电压Vc2，即可确认数据位的低位为″0″。 据此，搭配先前判断得出的高位为″0″的结果，可以得知数据位的组合为 ″00″。
反之，若阈值电压高于第二参考电压Vc2，则可确认数据位的低位为 ″1″。据此，搭配先前判断得出的高位为″0″的结果，可以得知数据位的组 合为″01″。
承上，在根据初始参考电压Vc0判断出高位为0后，再根据阈值电压 与第二参考电压Vc2的比较而决定数据位的低位。若读取得出的阈值电压 介于初始参考电压Vc0与第二参考电压Vc2间，判断数据位的内容为″00″； 以及，若读取得出的高于第二参考电压Vc2时，判断数据位的内容为″01″。
其次说明读取结果为，阈值电压低于初始参考电压Vc0的情形。如前 所述，阈值电压低于初始参考电压Vc0时，相当于数据位的高位为″1″。 接着，进一步判断阈值电压是否低于第一参考电压Vc1。
若阈值电压确实低于第一参考电压Vc1，即可确认数据位的低位为″1″。 据此，搭配先前判断得出的高位为″1″的结果，可以得知数据位的组合为 ″11″。
反之，若阈值电压高于第一参考电压Vc1，则可确认数据位的低位为 ″0″。据此，搭配先前判断得出的高位为″1″的结果，可以得知数据位的组 合为″10″。
承上，在根据初始参考电压Vc0判断出高位为″1″后，再根据阈值电 压与第一参考电压Vc1的比较而决定数据位的低位。若读取得出的阈值电 压介于初始参考电压Vc0与第一参考电压Vc1间，将数据位的内容判断为 ″10″；以及，若读取得出的阈值电压低于第一参考电压Vc1时，将数据位 的内容判断为″11″。
另一方面，若要写入数据至储存元件时，会根据所欲写入的数据位的 内容而以不同的阈值电压编程储存元件，或是透过擦除流程降低储存元件 的阈值电压。
首先，若希望写入的数据位的高位为″0″(即，写入的数据位为″0x″)时， 必须将储存元件阈值电压编程至高于初始参考电压Vc0的位置(V3)。接着， 若希望写入的数据位的低位为″1″(即，写入的数据位为″01″)时，必须将储 存元件阈值电压编程至高于第二参考电压Vc2的位置(V4)。
反之，若要写入的数据位的高位为″1″(即，写入的数据位为″1x″)时， 则必须利用擦除流程，使储存元件的阈值电压低于初始参考电压Vc0。接 着，若希望写入的数据位的低位为″1″(即，写入的数据位为″11″)时，必须 利用擦除流程，使储存元件的阈值电压低于第一参考电压Vc1的位置(V1)。
为便于说明，此处将图2B的电压分布区分为四个电平。由左而右分 别为：阈值电压低于第一参考电压Vc1的第一电平V1；阈值电压介于第 一参考电压Vc1与初始参考电压Vc0之间的第二电平V2；阈值电压介于 初始参考电压Vc0与第二参考电压Vc2之间的第三电平V3；以及，阈值 电压高于第二参考电压Vc2的第四电平V4。
换言之，若得出的阈值电压属于第一电平V1时，代表储存元件储存 的数据位为″11″；若得出的阈值电压属于第二电平V2时，代表储存元件 储存的数据位为″10″；若得出的阈值电压属于第三电平V3时，代表储存 元件储存的数据位为″00″；以及，若得出的阈值电压属于第四电平V4时， 代表储存元件储存的数据位为″01″。
再者，若要写入数据位时，则是透过编程与擦除流程，控制储存元件 的阈值电压。即，若要写入的数据位为″11″时，控制阈值电压属于第一电 平V1；若要写入的数据位为″10″时，控制阈值电压属于第二V2；若要写 入的数据位为″00″时，控制阈值电压属于第三电平V3；以及，若要写入的 数据位为″01″时，控制阈值电压属于第四电平V4。
承上，储存元件的阈值电压会影响对数据位的判读结果。因此，在同 一个储存元件储存多个数据位时，如何正确的判读阈值电压，是非常重要 的。随着制程的进步，存储单元(SONOS晶体管)的尺寸也越小，储存元件 彼此干扰(interference)的情形也越容易产生。即，在同一个SONOS晶体 管中，相邻储存元件的电荷可能彼此影响，导致阈值电压的判断受到干扰。 即，各电平的阈值电压分布可能产生重叠的情形。
如前所述，储存元件内的电荷可能彼此干扰。是故，实际的阈值电压 分布并不像图2B般理想，而可能如图3所示。请参见图3，其是SONOS 晶体管的储存元件的阈值电压，受到相邻的储存元件影响的示意图。此图 式代表，位于SONOS晶体管左侧的储存元件(第二储存元件)，若其阈值 电压为第一电平V1时，且右侧的储存元件(第一储存元件)的阈值电压被 编程至第三电平V3或第四电平V4时，则左侧储存元件(第二储存元件) 的阈值电压易受右侧储存元件编程影响。
由图3可以看出，对第一储存元件进行编程时，第二储存元件却会被 严重地干扰。甚至，第二储存元件应位于第一电平V1的阈值电压还产生 与第二电平V2彼此重叠的情形。若将第一电平V1视为一干扰源阈值电 压，则，第二电平V2属于具较低抗干扰能力的阈值电压。连带的，在判 读第二储存元件的阈值电压属于第一电平V1或第二电平V2时，就可能 产生误判。即，针对第二储存元件的阈值电压介于第一参考电压Vc1与初 始参考电压Vc0的情形，将无法读出第二储存元件内的数据位究竟为11 或10。
此种干扰情形，特别容易发生在与储存元件的阈值电压较低，但因相 邻的储存元件要被编程的阈值电压较高，且这两个储存元件的数据位所对 应的阈值电压差异过大的情形。因此，若第一储存元件原本的阈值电压为 第一电平V1，但第二储存元件要被编程为第三电平V3或第四电平V4时， 第一储存元件也会受到类似的影响。
请参见图4，其是汇整SONOS晶体管两侧的储存元件分别储存两个 数据位时，阈值电压的组合情形。此图式的第一列代表在第一储存元件 (SONOS晶体管右侧的储存元件)的阈值电压分别为第一电平V1、第二电 平V2、第三电平V3、第四电平V4的情形。此图式的第一栏代表在第二 储存元件(SONOS晶体管左侧的储存元件)的阈值电压分别为第一电平V1、 第二电平V2、第三电平V3、第四电平V4的情形。其中，假设第一电平 V1代表数据位为(1，1)、第二电平V2代表数据位为(1，0)、第三电平V3代 表数据位为(0，0)、第四电平V4代表数据位为(0，1)。
为便于说明，表格中的其他字段以Vx-Vy的格式表示不同类型的阈值 电压组合。其中Vx代表第二储存元件(左侧储存元件)对应的阈值电压、 Vy代表第一储存元件(右侧储存元件)对应的阈值电压。
图4表格的右上角以底纹标示阈值电压组合(V1-V3)与(V1-V4)。即， 当第二储存元件的阈值电压为第一电平V1，且第一储存元件要被编程为 第三电平V3、第四电平V4的情形。此种阈值电压组合属于第二储存元件 容易受到第一储存元件影响的情形。此时，第二储存元件的阈值电压可能 呈现如图3的情形。
图4表格的左下角以底纹标示阈值电压组合(V3-V1)与(V4-V1)。即， 当第一储存元件的阈值电压为第一电平V1，且第二储存元件要被编程为 第三电平V3、第四电平V4的情形。此种阈值电压组合属于第一储存元件 容易受到第二储存元件影响的情形。此时，第一储存元件的阈值电压可能 呈现如图3的情形。
承上，第二储存元件-第一储存元件的阈值电压的组合为(V1-V3)、 (V1-V4)、(V3-V1)、(V4-V1)时，属于容易产生编程干扰的情形。其中，阈 值电压的组合(V1-V3)相当于数据位为(11，00)的情形、电压组合(V1-V4)相 当于数据位为(11，01)的情形、阈值电压的组合(V3-V1)相当于数据位为 (00，11)的情形、阈值电压的组合(V4-V1)相当于数据位为(01，11)的情形。
为了避免储存元件的阈值电压受到相邻的储存元件的干扰，本发明提 出一种利用较数据字节合更多的阈值电压的做法。例如：若每一个储存元 件可储存2个数据位，则，每个储存元件可提供的数据位的组合类型可为 4种。此时，若于储存元件可提供5种阈值电压。如此一来，当SONOS 晶体管两侧的储存元件均采用此种阈值电压进行数据位的判读时，两侧的 储存元件可能形成的阈值电压的组合种类，也将跟着增加。
请参见图5，其是于储存元件提供五个阈值电压代表两个数据位的示 意图。在此图标中，将阈值电压区分为五个电平：第一电平V1、第二电 平V2、第三电平V3、第四电平V4、第五电平V5。其中，假设第一电平 V1代表储存元件内的数据位为(1，1)、第二电平V2代表储存元件内的数据 位为(1，0)、第三电平V3代表储存元件内的数据位为(0，0)、第四电平V4 代表储存元件内的数据位为(0，1)。此外，第五电平V5为具较高抗干扰能 力的阈值电压。第五电平V5可用于提供一弹性的定义方式，因此，与第 五电平V5对应的数据位并不需要被限定。采用图5的阈值电压判读方式 时，第一储存元件与第二储存元件的阈值电压可能产生的组合类型共有 5*5＝25种。
请参见图6，其是SONOS晶体管两侧的储存元件分别提供五个电平 的示意图。如前所述，阈值电压组合(V1-V3)、(V1-V4)、(V3-V1)、(V4-V1) 为第一储存元件与第二储存元件彼此容易形成干扰的组合。此处，进一步 将容易混淆的阈值电压组合框选在一起。例如，阈值电压组合(V1-V3)容 易对阈值电压组合(V2-V3)产生干扰；阈值电压组合(V1-V4)容易对阈值电 压组合(V2-V4)产生干扰；阈值电压组合(V3-V1)容易对阈值电压组合 (V3-V2)产生干扰；以及，阈值电压组合(V4-V1)容易对阈值电压组合 (V4-V2)产生干扰。
当储存元件的阈值电压为第一电平V1时，容易因为相邻的储存元件 为相对高电平(V3、V4)的影响而被拉高，进而影响阈值电压为V2的现象。 换言之，储存元件的阈值电压为第二电平V2时，属于具较低抗干扰能力 的阈值电压。若阈值电压组合包含第二电平V2时，被干扰的机会较高。
然而，与图4相较，图6新增了第五电平V5的情形，因此，可能产 生的电压组合种类较多。其中，阈值电压为第五电平V5时，属于具较高 抗干扰能力的阈值电压。即，此处新增了几种阈值电压的组合(V1-V5)、 (V2-V5)、(V3-V5)、(V4-V5)、(V5-V1)、(V5-V2)、(V5-V3)、(V5-V4)、(V5-V5)。 因此，这些新增的阈值电压组合可被用于取代容易产生混淆的阈值电压组 合。
请参见图7，其是本发明的存储器电路的示意图。根据本发明的构想， 存取电路71在存取编程存储器阵列77时，须由转换电路73将所欲写入 的N个数据位的数据内容，转换为相对应的M个阈值电压，据以作为存 取存储单元的参考。在前述的实施例中，假设M＝5、N＝4，但实际应用并 不以此为限。即，M、N为整数，且M大于N，即可应用本发明的构想。 其中，转换电路73相当于提供阈值电压组合与数据位间，彼此的对应关 系。实际应用时，此种对应关系可以透过映像方式、查表方式、或使用算 法方式进行转换。再者，电压产生电路75则用于产生针对M个阈值电压 读写存储器阵列所需的动态操作电压组合。
请参见图8，其是本发明的实施例，将第五电平V5对应于数据位为 ″10″的示意图。此处统一将第一储存元件与第二储存元件的第五电平所代 表的数据定义为″10″。此实施例利用具较高抗干扰能力的阈值电压(第五电 平V5)，代换具较低抗干扰能力的阈值电压(第二电平V2)。
简言之，此实施例的做法是：当第二储存元件的数据位为″10″，而第 一储存元件因为对应于数据位″00″而要被编程为第三电平V3，或因为对应 于数据位″01″而要被编程为第四电平V4时，在第二储存元件中，不使用 第二电平V2对应于数据位″10″，却改以第五电平V5对应于数据位″10″。
再者，当第一储存元件的数据位为″10″，而第二储存元件因为对应于 数据位″00″而要被编程为第三电平V3，或因为对应于数据位″01″而要被编 程为第四电平V4时，在第一储存元件中，不使用第二电平V2对应于数 据位″10″，却改以第五电平V5对应于数据位″10″。
图9A说明本发明如何将容易受到编程干扰的几种情形，以新增的第 五电平形成的组合加以代换。请参见图9A，其是储存元件提供五种阈值 电压代表两个数据位时，SONOS晶体管两侧的阈值电压组合的示意图。 为便于说明，此处将阈值电压与代表的数据位标示在一起。由图8可以得 知：当阈值电压组合为(V1-V2)时，代表左侧储存元件为第一电平V1、右 侧储存元件为第二电平V2。左侧储存元件的第一电平对应于数据位为″11″ 与右侧储存元件的第二电平对应于数据位为″10″。因此，图中第3列第4 栏标示出，阈值电压组合为(V1-V2)时，左侧储存元件与右侧储存元件的 数据位的(11，10)。其余的阈值电压组合与数据位的对应关系亦采类似的 标注方式。
由于SONOS晶体管的两侧共需提供4个数据位，这四个数据位产生 的组合数量为16种。因此，需要对应于16种阈值电压组合。然而，当定 义每一个储存元件的阈值电压为5种时，SONOS晶体管两侧的阈值电压 的组合数共有25种。因此，可以排除其中特性较不理想而可能产生混淆 的情形。
如前所述，第二电平V2属于具较低抗干扰能力的阈值电压，因此， 容易受到第一电平V1的干扰。是故，此实施例利用具较高抗干扰能力的 阈值电压(第五电平V5)，代换第二电平V2所代表的数据位的组合。
其一为，针对阈值电压组合(V1-V3)与(V2-V3)容易产生混淆的情形， 删除阈值电压(V2-V3)与数据位(10，00)的对应关系，并改以阈值电压组合 (V5-V3)对应于数据位(10，00)。根据图9A的实施例，可进一步将第二储存 元件为第一电平V1或第二电平V2，且第一储存元件为第三电平V3的情 形，即(V1/V2-V3)的阈值电压组合，共同对应于数据位(11，00)。
如此一来，即使第二储存元件受到第一储存元件被编程为第三电平 V3的影响，导致第二储存元件的阈值电压由第一电平V1转变为第二电平 V2时，后续读取第二储存元件时，仍能正确的将第二储存元件储存的数 据位判读为″11″。此种作法，可以避免当第二储存元件为较低的阈值电压 (V1/V2)，而第一储存元件要被编程为第三电平V3时，可能第二储存元件 的数据位产生误判的情形。
其二为，针对阈值电压组合(V1-V4)与(V2-V4)容易产生混淆的情形， 删除阈值电压组合(V2-V4)与数据位(10，01)的对应关系，并改以阈值电压 组合(V5-V4)对应于数据位(10，01)。根据图9A的实施例，可进一步将第二 储存元件为第一电平V1或第二电平V2，且第一储存元件为第四电平V4 的情形，即(V1/V2-V4)的阈值电压的组合，共同对应于数据位(11，01)。
如此一来，即使第二储存元件受到第一储存元件被编程为第四电平 V4的影响，导致第二储存元件的阈值电压由第一电平V1转变为第二电平 V2时，仍能正确的将第二储存元件储存的数据位判读为″11″。此种作法， 可以避免当第二储存元件为较低电平(V1/V2)，而第一储存元件要被编程 为第四电平V4时，可能使第二储存元件的数据位产生误判的情形。
其三为，针对电压组合(V3-V1)与(V3-V2)容易产生混淆的情形，删除 阈值电压组合(V3-V2)与数据位(00，10)的对应关系，并改以阈值电压组合 (V3-V5)对应于数据位(00，10)。根据图9A的实施例，可进一步将第一储存 元件的阈值电压为第一电平V1或第二电平V2，且第二储存元件为第三电 平V3的情形，即(V3-V1/V2)的阈值电压组合，共同对应于数据位(00，11)。
如此一来，即使第一储存元件受到第二储存元件被编程为第三电平 V3的影响，导致第一储存元件的阈值电压由第一电平V1转变为第二电平 V2时，仍能正确的将第一储存元件储存的数据位判读为″11″。此种作法， 可以避免当第一储存元件的阈值电压为较低的电压(V1/V2)，而第二储存 元件要被编程为第三电平V3时，可能使第一储存元件的数据位产生误判 的情形。
其四为，针对阈值电压组合(V4-V1)与(V4-V2)容易产生混淆的情形， 删除阈值电压组合(V4-V2)与数据位(01，10)的对应关系，并改以阈值电压 组合(V4-V5)对应于数据位(01，10)。根据图9A的实施例，可进一步将第一 储存元件为V1或V2，且第二储存元件为V4的情形，即(V4-V1/V2)的阈 值电压组合，共同对应于数据位(01，11)。
如此一来，即使第一储存元件受到第二储存元件被编程为第四电平 V4的影响，导致第一储存元件的阈值电压由第一电平V1转变为第二电平 V2时，仍能正确的将第一储存元件所储存的数据位判读为″11″。此种作法， 可以避免当第一储存元件的阈值电压为较低电平(V1/V2)，而第二储存元 件要被编程为第四电平V4时，可能使第一储存元件的数据位产生误判的 情形。
此外，由于仅需要16种阈值电压的组合，这里可以删除较为边界的 几种阈值电压组合方式。因此，阈值电压的组合为(V1-V5)、(V2-V5)、 (V5-V1)、(V5-V2)、(V5-V5)的情形，并未被使用。承上，图9A定义的对 应关系，可进一步将第一储存元件为较高的阈值电压(第三电平V3或第四 电平V4)，且第二储存元件为较低的阈值电压(第一电平V1或第二电平V2) 的情形加以区隔。以及，将第二储存元件为较高的阈值电压(第三电平V3 或第四电平V4)，且第一储存元件为较低的阈值电压(第一电平V1或第二 电平V2)的情形加以区隔。纵使储存元件的阈值电压因为相邻的储存元件 被编程而改变阈值电压的分布情形，但是可能产生误判的数据位已经被事 先区隔，因而能防止误判的情形。
为进一步厘清数据位与阈值电压组合的对应关系，图9B进一步汇整 图9A的电平组合与数据位对应关系。图9B将阈值电压组合以圈选的方 式区分为三类。即：每一个圈圈包含四个阈值电压组合的第一种情形、每 一个圈圈包含两个阈值电压组合的第二种情形、每一个圈圈仅包含一个阈 值电压组合的第三种情形。
第一种情形指的是：图中位于左上角包含四个阈值电压组合的圈圈、 图中位于右下角包含四个阈值电压组合的圈圈。即，阈值电压组合(V1-V1)、 (V1-V2)、(V2-V1)、(V2-V2)、(V3-V3)、(V3-V4)、(V4-V3)、(V4-V4)。当 储存元件内的阈值电压属于此种情形时，代表可以根据阈值电压直接判读 数据位的类型。此种情形代表根据预设的对应关系而判断阈值电压与数据 位的对应关系。这些类型的阈值电压的组合，以第一电平V1代表数据位 ″11″、以第二电平V2代表数据位″10″、以第三电平V3代表数据位″00″、 以第四电平V4代表数据位″01″。
第二种情形指的是：图中位于左下角包含两个阈值电压组合的圈圈、 图中位右上角包含两个阈值电压组合的圈圈。即，阈值电压组合 (V3-V1/V2)、(V4-V1/V2)、(V1/V2-V3)、(V1/V2-V4)。当储存元件内的阈 值电压属于此种情形时，代表将低电平的阈值电压(V1，V2)一视同仁，不 需要再区分第一电平V1与第二电平V2。此种情形是以具较低抗干扰能力 的阈值电压(第二电平V2)，对应于对具较低抗干扰能力的阈值电压(第二 电平V2)产生干扰的干扰源阈值电压(第一电平V1)所对应的数据组合″11″。 其中，具较低抗干扰能力的阈值电压为阈值电压中，具次低电平的阈值电 压；以及，干扰源阈值电压为阈值电压中，具最低电平的阈值电压。因此， 以第一电平V1/第二电平V2代表数据位″11″、以第三电平V3代表数据位 ″00″、以第四电平V4代表数据位″01″。
第三种情形指的是：图中位于下侧与右侧的圈圈。当储存元件内的阈 值电压落入这两个圈圈时，代表第五电平V5被使用的情形。即，阈值电 压组合(V3-V5)、(V4-V5)、(V5-V3)、(V5-V4)。此种情形系以具较高抗干 扰能力的阈值电压(例如：第五电平V5)，代换在该对应关系中与具较低抗 干扰能力的阈值电压(第二电平V2)所对应的数据位″10″。其中，以第三电 平V3代表数据位″00″、以第四电平V4代表数据位″01″、以第五电平V5 代表数据位″10″。
图7的转换电路，即可针对前述的几种情形而提供存取电路读写存储 器阵列时，对于数据位与阈值电压的转换使用。承上，本发明的SONOS 晶体管(存储单元)，可针对多个数据位的应用，更精准地改变阈值电压与 判读阈值电压所代表的数据位。其中，将原本与具次低电平且具较低抗干 扰能力的阈值电压(如：第二电平V2)与数据位″10″的对应关系，改为以具 最高电平且具较高抗干扰能力的阈值电压(如：第五电平V5)代换。此种作 法可以避免相邻的储存元件在被编程为高电平时，对较低电平的阈值电压 产生的干扰，并提升数据的读取效果。
实际应用时，与第五电平V5对应的数据位并不以″10″为限。甚至， 第一储存元件的第五电平V5，与第二储存元件的第五电平V5，两者所代 表的数据位也不一定要相同。
传统的做法是针对位的个数决定相对应的阈值电压组合，例如：针对 SONOS晶体管提供的数据位个数为4时，提供2＾4＝16种阈值电压的组合。 本发明则进一步提供较多的阈值电压组合(5×5＝25)，进而可排除其中阈值 电压特性容易受到影响者。前述的实施例，说明本发明可以避免在相邻储 存元件间，因为电荷干扰产生的误判结果。据此，可以提高SONOS存储 器储存数据时的可靠度(reliability)。
实际应用时，无论采用的是哪种对应关系，只要改变转换电路63内 的对照表或转换公式即可，作法亦相对简便。进一步的，本发明还可被应 用至阈值电压个数更多、数据位个数更多的情形。
本实施例使用个数较多的电压电平，搭配适当的编码与转换，可以避 免相邻的储存元件的编程干扰、读取干扰，以及其它型式的阈值电压分布 问题。此外，在其它的应用时，亦进一步将阈值电压的范围、干扰程度、 读写速度的需求等列入考虑。或者，搭配以阈值电压的变化、电流变化、 电压变化、电量变化、电场变化、电阻变化、电容变化、磁场变化、热变 化、反光度、透光度、压力变化、位置变化等参数，做为转换电路进行编 码/映像的参考依据。
除了SONOS存储器外，本发明采用的映像转换的构想，还可被应用 在其它型式存储器中。例如：电阻式存储器(Resister Memory)、铁磁式存 储器(Ferroelectric Memory)、磁阻式存储器(Magnetoresistive Memory)、相 变化存储器(Phase-change Memory)等等。本发明的转换电路使用编码的 方式，重新定义数据位与阈值电压间的对应关系，使其达到更容易鉴别、 具有更大边际、更容易实现及制造的效果。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定 本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神 和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附 的权利要求范围所界定的为准。