模拟均衡器.pdf

模拟均衡器(9)包括混合(11)和模拟延迟电路(12)。混合(11)混合输入差动信号(DIN+、DIN－)和来自模拟延迟电路(12)的延迟差动信号(DDOUT+、DDOUT－)并作为混合差动信号(DMOUT+、DMOUT－)输出。这样，可以实现在保持输入差动信号(DIN+、DIN－)的振幅信息的情况下能连续延迟的IIR滤波型、即反馈型的模拟均衡器(9)。因此能容易形成均衡器。

1、  一种模拟均衡器，包括混合器和模拟延迟电路，其特征在于，
所述混合器，将输入信号与来自所述模拟延迟电路的延迟信号混合，并作为混合信号输出；
所述模拟延迟电路，延迟来自所述混合器的混合信号并作为延迟信号输出。

2、  一种模拟均衡器，其特征在于，包括：
模拟延迟电路，其延迟输入信号并作为延迟信号输出；和
混合器，其将所述输入信号和来自所述模拟延迟电路的延迟信号混合。

3、  根据权利要求1或2所述的模拟均衡器，其特征在于，进一步具有延迟控制部，其控制在所述模拟延迟电路中的延迟量。

4、  根据权利要求3所述的模拟均衡器，其特征在于，
所述延迟控制部，根据给定时钟，输出延迟控制信号；
所述模拟延迟电路，根据来自所述延迟控制部的延迟控制信号，控制延迟量。

5、  根据权利要求4所述的模拟均衡器，其特征在于，
所述延迟控制部包括PLL电路；
所述PLL电路，包括延迟控制信号输出部和电压控制振荡电路；
所述延迟控制信号输出部，根据所述给定时钟与来自所述电压控制振荡电路的时钟的频率差或者相位差，输出所述延迟控制信号；
所述电压控制振荡电路，通过根据来自所述延迟控制信号输出部的延迟控制信号调整延迟量，输出时钟；
所述模拟延迟电路中的延迟量，与所述电压控制振荡电路中的延迟量相对应。

6、  根据权利要求4所述的模拟均衡器，其特征在于，
所述延迟控制部包括DLL电路；
所述DLL电路包括延迟控制信号输出部和电压控制延迟电路；
所述延迟控制信号输出部，根据所述给定的时钟与来自所述电压控制延迟电路的时钟的相位差，输出所述延迟控制信号；
所述电压控制延迟电路，仅按照来自所述延迟控制信号输出部的延迟控制信号的延迟量，对所述给定的时钟进行延迟并输出；
所述模拟延迟电路中的延迟量，与所述电压控制延迟电路中的延迟量相对应。

7、  根据权利要求1或2所述的模拟均衡器，其特征在于，进一步具有匹配电路，其对输入到所述混合器的信号，即所述输入信号以及所述延迟信号的振幅进行匹配。

8、  根据权利要求5所述的模拟均衡器，其特征在于，进一步具有匹配电路，其对输入到所述模拟延迟电路的信号的振幅与从所述模拟延迟电路输出的信号的振幅进行匹配。

9、  根据权利要求6所述的模拟均衡器，其特征在于，进一步具有匹配电路，其对输入到所述模拟延迟电路的信号的振幅与从所述模拟延迟电路输出的信号的振幅进行匹配。

模拟均衡器
技术领域
本发明为涉及半导体LSI的装置，详细涉及有关接收电路的装置。
背景技术
在通过电缆传送高速电信号时，由于皮肤效应等限制信号的频带，所以发生相互符号间干扰(ISI)，降低接收端的信号质量。由于该信号质量变差，有时会减小信号振幅。其结果，比如，用High或者Low判断输入信号的数字电路有可能引起不能识别数据的误动作。而且，该现象随着电缆长度的增加或者传送信号的高速化，变得更加显著。为了消除这种现象，需要补偿接收信号。
根据JSSC May 2000pp 757-764，公开一种方法，为了解决该课题，通过特殊的时钟恢复电路得到时钟，采用该时钟对接收信号采样，通过合成采样后的信号列而进行均衡。
但是，在该方法中，由于应用时钟采样数据，接收信号的相位与采样时钟的相位必须一致，因此需要特殊的时钟恢复电路。或者，由于与时钟一致高速切换开关，所以在采样时有可能产生噪声。
非专利文献1：JSSC May 2000pp 757-764。
发明内容
本发明一方案，提供一种模拟均衡器，包括混合器和模拟延迟电路。混合器，将输入信号与来自模拟延迟电路的延迟信号混合，并作为混合信号输出。模拟延迟电路，延迟来自混合器的混合信号并作为延迟信号输出。
在上述模拟均衡器中，通过在保持输入信号的振幅信息的情况下连续延迟输入信号，补偿采样时钟与输入信号之间的相位差，不用进行在采样时产生噪声的改善，能够容易地构成均衡器。
本发明另一方案，提供一种模拟均衡器，包括模拟延迟电路合混合器。模拟延迟电路，延迟输入信号并作为延迟信号输出。混合器，将输入信号和来自模拟延迟电路的延迟信号混合。
在上述模拟均衡器中，通过在保持输入信号的振幅信息的情况下连续延迟输入信号，补偿采样时钟与输入信号之间的相位差，不用进行在采样时产生噪声的改善，能够容易地构成均衡器。
优选上述模拟均衡器具有延迟控制部。延迟控制部控制在上述模拟延迟电路中的延迟量。
在上述模拟均衡器中，通过由延迟控制信号控制模拟延迟电路的延迟量，能调整由于布线和门电路的延迟引起的相位差。
优选：上述延迟控制部，根据给定时钟，输出延迟控制信号；上述模拟延迟电路，根据来自延迟控制部的延迟控制信号，控制延迟量。
在上述模拟均衡器中，通过以对应于输入信号的时钟为基础，输出延迟控制信号，有可能使模拟延迟电路的延迟量与输入信号的转送率一致。
优选上述延迟控制部包括PLL电路。PLL电路包括延迟控制信号输出部和电压控制振荡电路。延迟控制信号输出部，根据上述给定时钟与来自电压控制振荡电路的时钟的频率差或者相位差，输出延迟控制信号。电压控制振荡电路，通过根据来自延迟控制信号输出部的延迟控制信号调整延迟量，输出时钟。上述模拟延迟电路中的延迟量，与电压控制振荡电路中的延迟量相对应。
在上述模拟均衡器中，通过以对应于输入信号的时钟为基础，输出延迟控制信号，有可能使模拟延迟电路的延迟量与输入信号的转送率一致。另外，通过让模拟延迟电路的延迟量与电压控制振荡电路中的延迟量相对应，能够容易地设定模拟延迟电路的延迟量。
优选上述延迟控制部包括DLL电路。DLL电路包括延迟控制信号输出部和电压控制延迟电路。延迟控制信号输出部，根据上述给定的时钟与来自电压控制延迟电路的时钟的相位差，输出延迟控制信号。电压控制延迟电路，仅按照来自延迟控制信号输出部的延迟控制信号的延迟量，对给定的时钟进行延迟并输出。模拟延迟电路中的延迟量，与电压控制延迟电路中的延迟量相对应。
在上述模拟均衡器中，通过以对应于输入信号的时钟为基础，输出延迟控制信号，有可能使模拟延迟电路的延迟量与输入信号的转送率一致。另外，通过让模拟延迟电路的延迟量与电压控制振荡电路中的延迟量相对应，能够容易地设定模拟延迟电路的延迟量。
优选上述模拟均衡器进一步具有匹配电路。匹配电路对输入到混合器的信号，即输入信号以及延迟信号的振幅进行匹配。
在上述模拟均衡器中，能够进行不依赖输入信号的振幅的均衡器的强度调整。
优选上述模拟均衡器进一步具有匹配电路。匹配电路对输入到模拟延迟电路的信号的振幅与从模拟延迟电路输出的信号的振幅进行匹配。
在上述模拟均衡器中，在模拟延迟电路中的延迟量接近电压控制振荡电路(或者电压控制延迟电路)中的延迟量。由此，能够进一步容易地进行在模拟延迟电路中的延迟量地调整。
通过在保持输入信号的振幅信息的情况下连续延迟，能够容易地构成均衡器。
附图说明
图1表示根据本发明第1实施方式的接收LSI的整体构成框图。
图2表示在图1所示的模拟均衡器9的内部构成框图。
图3表示在图2所示的混合器11的内部构成电路图。
图4表示在图2所示的模拟延迟电路12的内部构成框图。
图5表示在模拟均衡器9中输入差动信号DIN+、DIN-的变化波形图。
图6表示在本发明第2实施方式中的模拟均衡器9的内部构成框图。
图7表示在本发明第3实施方式中的模拟均衡器9的内部构成框图。
图8表示在本发明第4实施方式中的模拟均衡器9的内部构成框图。
图中：1—接收LSI，2—接收电路，3—锁相环PLL，4—相位检测电路PD，5—充电泵CP，6—低通滤波器LPF，7—振荡电路VCO，8—分频器DIV，9—模拟均衡器，10—时钟数据恢复电路CDR，11—混合，12—模拟延迟电路，13—延迟元件，14—放大器，
N1、N2、N3、N4…MOS晶体管，R…负载电阻，I、αI…电流源，RefClk…参考时钟，DIN+、DIN-…输入差动信号，DDOUT+、DDOUT-、DDOUT1+、DDOUT1-…延迟差动信号，DMOUT+、DMOUT-、DMOUT1+、DMOUT1-…混合差动信号，DAIN+、DAIN-…放大输入差动信号。
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，在图中相同或者相应部分中采用相同符号，并不进行重复说明。
(第1实施方式)
<接收LSI的整体构成>
图1表示根据本发明第1实施方式的接收LSI的整体构成。该装置具有锁相环(PLL)3和接收电路2。
<PLL的内部构成>
锁相环(PLL)3与以往的装置具有相同的构成，包括相位检测电路(PD)4、充电泵(CP)5、低通滤波器(LPF)6、电压控制振荡电路(VCO)7和分频器(DIV)8。振荡电路(VCO)7包括连接为环状的多个延迟元件。相位检测电路(PD)4对参考时钟Refclk和通过分频器(DIV)8输出的时钟进行比较，根据比较结果输出误差信号。充电泵(CP)5根据由相位检测电路(PD)4输出的误差信号输出电压。低通滤波器(LPF)6除去由充电泵(CP)5输出的电压的高频部分，作为延迟控制信号输出。将该延迟控制信号供给到在振荡电路(VCO)7中所包括的延迟元件(图中没有画出)与在模拟均衡器9的内部存在的模拟延迟电路12的延迟元件13(参照图3)中。振荡电路(VCO)7的延迟元件，根据由低通滤波器(LPF)6输出的延迟控制信号改变延迟量。由此，通过振荡电路(VCO)7产生接收数据用的时钟与系统时钟。分频器(DIV)8，对通过振荡电路(VCO)7输出的时钟进行分频，将分频后的时钟输出到相位检测电路(PD)4中。
<接收电路2的内部构成>
接收电路2包括模拟均衡器9和时钟数据恢复电路(CDR)10。模拟均衡器9根据由在锁相环(PLL)3中所包括的低通滤波器(LPF)6输出的延迟控制信号均衡接收信号。时钟数据恢复电路(CDR)10根据来自模拟均衡器9的差动信号捕获数据。
<模拟均衡器9的内部构成>
图2表示模拟均衡器9的内部构成。模拟均衡器9包括混合器11和模拟延迟电路12。混合器11将输入差动信号DIN+、DIN-和来自模拟延迟电路12的延迟差动信号DDOUT+、DDOUT-输入，输出混合这两个差动信号的混合差动信号DMOUT+、DMOUT-。模拟延迟电路12，仅按照延迟控制信号的延迟量延迟来自混合器11的混合差动信号DMOUT+、DMOUT-，并作为延迟差动信号DDOUT+、DDOUT-输出。
<混合器11的内部构成>
图3表示混合器11的内部构成。混合器11由在一般电阻负载的运算放大器中追加另一对差动输入段构成。混合器11包括MOS晶体管N1～N4、负载电阻R、和电流源I、αI。在MOS晶体管N1，N2的栅极上，供给输入差动信号DIN+、DIN-。在MOS晶体管N3，N4的栅极上，供给延迟差动信号DDOUT-、DDOUT+。并且，根据两对差动信号DIN+、DIN-、以及DDOUT+、DDOUT-的电位差ΔVDIN(“VDIN+”-“VDIN-”)以及ΔVDDOUT(“VDDOUT+”-“VDDOUT-”)，输出差动输出信号DMOUT+、DMOUT-。另外，通过改变电流源I、αI的电流比α，每个差动输入信号能够调整供给到差动输出信号的强度。在该电路例中，输入信号和输出信号的关系容易表示为，“VDMOUT+”-“VDMOUT-”＝A×(ΔVDIN-α×ΔVDDOUT)。在此，A是混合器的增益，根据电流I、负载电阻R、以及MOS晶体管N1～N4的特性决定的值。
<模拟延迟电路12的内部构成>
图4表示模拟延迟电路12的内部构成。模拟延迟电路12包括级联连接的多段(这里为4段)延迟元件13。延迟元件13仅按照在锁相环(PLL)3中包括的低通滤波器(LPF)6的延迟控制信号的延迟量延迟来自混合器11的混合差动信号DMOUT+、DMOUT-。另外，延迟元件13具有与构成在锁相环(PLL)3中所包括的振荡电路(VCO)7的延迟元件相同的特性。也就是说，两者的延迟元件(模拟延迟电路12的延迟元件13与振荡电路(VCO)7的延迟元件)，对应于延迟控制信号的延迟量相等。由此，模拟延迟电路12根据延迟控制信号能够容易地设定延迟量。
<模拟均衡器9的动作>
接下来，对在图1所示的接收LSI中所包括的模拟均衡器9的动作进行说明。
将通过晶体振荡器(图中没有画出)等生成的参考时钟RefClk输入到锁相环(PLL)3(参照图1)中。参考时钟RefClk对应接收数据的数据率，是该数据率的几分之一的时钟。在锁相环(PLL)3中，通过相位检测电路(PD)4，充电泵(CP)5以及低通滤波器(LPF)6生成延迟控制信号，并输出到振荡电路(VCO)7中所包括的延迟元件(图中没有画出)与模拟均衡器9中包括的模拟延迟电路12的延迟元件(参照图4)中。接着，振荡电路(参照图1)产生接收延迟控制信号的数据接收用的时钟与系统时钟。
另一方面，在模拟均衡器9中所包括的混合器11(参照图2)中，将输入差动信号DIN+、DIN-输入到每个MOS晶体管N1，N2中(参照图3)，输出混合差动信号DMOUT+、VDMOUT-。
在模拟延迟电路12中包括的延迟元件(参照图4)，接收由在锁相环(PLL)3中包括的低通滤波器(LPF)6所输出的延迟控制信号，输出延迟由混合器11(参照图2)输出的混合差动信号DMOUT+、DMOUT-的延迟差动信号DDOUT+、DDOUT-。此时，根据模拟延迟电路12(参照图2)的延迟量是表示输入差动信号DIN+、DIN的数据的最小单位。也就是说，仅以电平的转变(比如，从Low电平到High电平的切换)产生间隔(转变和转变的间隔)中的最小间隔量进行延迟。在本实施方式中，数据的最小间隔是1比特，模拟延迟电路12的延迟量也是1比特。
将由模拟延迟电路12(参照图2)延迟的延迟差动信号DDOUT+、DDOUT-输入到混合器11的MOS晶体管N4、N3中(参照图3)。另外，将输入差动信号DIN+、DIN-输入到各自的MOS晶体管N1、N2中(参照图3)。其结果，将输入差动信号DIN+与延迟差动信号DDOUT-相加后作为混合差动信号DMOUT+输出，将输入差动信号DIN-与延迟差动信号DDOUT+相加后作为混合差动信号DMOUT-输出。由此，通过在输入差动信号DIN+、DIN-中相加将输入差动信号DIN+、DIN-自身延迟1比特并进一步反相后的信号(延迟差动信号DDOUT-、DDOUT+)，输出削除了在输入差动信号DIN+、DIN-前存在的振幅影响的信号(混合差动信号DMOUT+、DMOUT-)。此时，在输入差动信号DIN+、DIN-的振幅((DIN+)-(DIN-))的极性与延迟差动信号DDOUT+、DDOUT-的振幅((DDOUT+)-(DDOUT-))的极性一致时，从混合器11输出的混合差动信号DMOUT+与DMOUT-的振幅((DMOUT+)-(DMOUT-))比只将输入差动信号DIN+、DIN-输入时的输出振幅大，在输入差动信号DIN+、DIN-的极性与延迟差动信号DDOUT+、DDOUT-的振幅的极性不一致时，从混合器11输出的混合差动信号DMOUT+与DMOUT-的振幅比只将输入差动信号DIN+、DIN-输入时的输出振幅小。
将通过混合器11(参照图2)混合的混合差动信号DMOUT+与DMOUT-进一步输出到模拟延迟电路12(参照图2)以及时钟数据恢复电路(CDR)10中。
<差动信号的变化>
接下来，参照图5并对在上述的处理中输入差动信号DIN+、DIN-的变化的一个例子进行说明。
首先，混合器11将输入差动信号DIN+、DIN-(图5(a))和来自延迟电路12的延迟差动信号DDOUT+、DDOUT-(图5(b))混合，输出混合差动信号DMOUT+、DMOUT-(图5(c))。在此，对输入差动信号DIN+、DIN-不进行上述处理时参照图5(c)与图5(e)并比较。
图5(e)表示不进行上述处理时，将输入差动信号DIN+、DIN-的振幅放大到与通过混合器11输出的混合差动信号DMOUT+与DMOUT-具有相同振幅的图。比较图5(c)和图5(e)，注意用黑圈围住的部分，在不进行上述处理的时候(图5(e))振幅较低，另一方面，在进行上述处理的时候，振幅明显增大。进一步，在将这些差动信号(图5(c)以及图5(e))的振幅放大到CMOS电平(图(d)以及图(f))时，其差别变得更加明显。后段的装置(比如数字装置等)，在输入不进行上述处理的差动信号(图5(f))时，不能检测用黑圈围住部分的振幅。另一方面，在输入进行上述处理的差动信号(图5(d))时，能够检测用黑圈围住部分的振幅。
由此，能够根据上述处理进行均衡。
<效果>
如上所述，在模拟延迟电路12中所包括的延迟元件13，仅以来自锁相环(PLL)3中包括的低通滤波器(LPF)6的延迟控制信号的延迟量延迟混合差动信号DMOUT+与DMOUT-。在模拟延迟电路12中包括的延迟元件13具有与在锁相环(PLL)3中包括的振荡电路(VCO)7的延迟元件相同的特性。由此，能够容易地设定在模拟延迟电路12中的延迟量，能够实现可一边保持输入差动信号DIN+、DIN-的振幅信息一边让其连续延迟的IIR滤波器型(反馈型)的模拟均衡器9。
另外，由于能够调整由电流源I、αI输出的电流量I、αI，所以能够调整输入差动信号DIN+、DIN-和延迟差动信号DDOUT+，DDOUT-的混合比。由此，能够调整由模拟延迟电路12输出的延迟差动信号DDOUT+、DDOUT-对输入差动信号DIN+、DIN-带来的影响。
另外，参考时钟RefClk一般是接收数据的数据率的几分之一的时钟。另外，数据率为预先按标准等设定。由此，能够容易将参考时钟RefClk设定成与数据率对应。也就是说，在模拟延迟电路12中，设定对应于接收数据的数据率的延迟量是较容易的，即使数据率和延迟量之间的相位出现偏差，也可以象锁相环(PLL)那样对其相位差进行补偿。
另外，为了调整模拟延迟电路12的延迟量而利用锁相环(PLL)3，能够抑制电路规模。
还有，为了适应各种数据率，可以考虑采用多个具有不同延迟元件13数量的模拟均衡器9。或者，也可以考虑采用能改变延迟元件13数量的模拟均衡器9。这样，能够对各种数据率进行均衡处理。
还有，在本实施方式中模拟均衡器9虽然由2个TAP构成，通过增加混合器11的输入节点并增加模拟延迟电路12的段数，也可以增加TAP数目。
还有，模拟延迟电路12的延迟元件13不具有与振荡电路的延迟元件相同的特性也没有关系。在本实施方式中，让两方所包括的延迟元件的特性相同是为了容易设定对应于延迟控制信号的延迟量。也就是说，只要知道延迟控制信号与延迟元件13的延迟量之间的关系即可。
还有，通过相加在模拟延迟电路12中输入的混合差动信号DMOUT+与DMOUT-的振幅与由模拟延迟电路12输出的延迟差动信号DDOUT+、DDOUT-的振幅，模拟延迟电路12的延迟量能够进一步接近在振荡电路(VCO)7中所包括的延迟元件的延迟量。由此，能够进一步容易地设定在模拟延迟电路12中的延迟量。
还有，在混合器11中，也可以在延迟控制信号上加上偏移量。由此，能够补偿由于输入差动信号DIN+与延迟差动信号DDOUT-的设置位置不同的相位差等。
还有，在此虽然示出了应用PLL3的例子，在应用DLL等的系统中也可以完成同样的事情。接下来，参照图9并说明有关应用DLL的例子。DLL23包括相位检测电路(PD)4、充电泵(CP)5、低通滤波器(LPF)6、和电压控制型延迟电路(VCD)27。电压控制型延迟电路(VCD)27包括如图4所示的串联连接的多个延迟元件。相位检测电路(PD)4对参考时钟RefClk与通过电压控制型延迟电路(VCD)27输出的时钟进行比较，根据比较结果输出误差信号。充电泵(CP)5以及低通滤波器(LPF)6与图1所示元件相同。电压控制型延迟电路(VCD)27的延迟元件根据由低通滤波器(LPF)6输出的延迟控制信号改变延迟量。由此，通过电压控制型延迟电路(VCD)27，根据参考时钟RefClk生成数据接收用的时钟与系统时钟。在模拟延迟电路12中所包括的延迟元件13具有与在DLL23中所包括的电压控制型延迟电路(VCD)27的延迟元件相同的特性。由此，能够容易地设定在模拟延迟电路12中的延迟量。
还有，在本实施方式中，为了调整模拟延迟电路12的延迟量，虽然可以通过利用锁相环(PLL)3来抑制电路规模，但也可以不利用锁相环(PLL)3，而采用模拟均衡器专用的延迟调整部来调整延迟量。
(第2实施方式)
<接收LSI的总体构成>
根据本发明的第2实施方式接收LSI的总体构成与第1实施方式相同，只是模拟均衡器9的内部构成与第1实施方式不同。
<模拟均衡器9的内部构成>
图6表示在上述接收LSI中所包括的模拟均衡器9的内部构成。在图6所示的模拟均衡器9具有在图2所示的模拟均衡器9上追加的放大器14。放大器14为了使输入差动信号DIN+、DIN-的振幅和延迟差动信号DDOUT+、DDOUT-的振幅相吻合，放大输入差动信号DIN+、DIN-的振幅并作为放大输入差动信号DAIN+、DAIN-输出。混合器11混合来自放大器14的放大输入差动信号DAIN+、DAIN-和来自延迟电路12的延迟差动信号DDOUT+、DDOUT-并作为混合差动信号DMOUT+、DMOUT-输出。
<效果>
由此，由于在混合器11中输入的差动信号(放大输入差动信号DAIN+、DAIN-以及延迟差动信号DDOUT+、DDOUT-)的振幅相等，所以能够容易地调整这些混合比。也就是说，能够进行均衡器的强度调整。
(第3实施方式)
<接收LSI的总体构成>
根据本发明的第3实施方式的接收LSI的总体构成与图1相同，只是模拟均衡器9的内部构成与图1不同。详细地说，如果将根据第3实施方式的模拟均衡器9与第1实施方式进行比较，那么混合器11以及延迟电路的配置不同。
<模拟均衡器9的内部构成>
接下来，图7表示根据第3实施方式的模拟均衡器9的内部构成。
模拟均衡器9与第1实施方式相同，包括混合器11和模拟延迟电路12。各电路的配置表示如图7所示的FIR滤波器型。
<模拟均衡器9的动作>
接着对有关在图7所示模拟均衡器9的动作进行说明。
将由晶体振荡器(图中没有画出)等生成的参考时钟RefClk输入到锁相环(PLL)3(参照图1)中。在锁相环(PLL)3中，通过相位检测电路(PD)4、充电泵(CP)5、和低通滤波器(LPF)6生成延迟控制信号，并输出到在振荡电路(VCO)7中所包括的延迟元件(图中没有画出)和在模拟均衡器9中所包括的模拟延迟电路12(参照图7)的延迟元件中(参照图4)。接着，振荡电路(参照图1)接收延迟控制信号，产生数据接收用的时钟与系统时钟。
另一方面，在模拟延迟电路12(参照图7)中所包括的延迟元件(参照图4)接收由在锁相环(PLL)3中所包括的低通滤波器(LPF)6(参照图1)输出的延迟控制信号，并延迟输入差动信号DIN+、DIN-，输出延迟后的延迟差动信号DDOUT1+、DDOUT1-。
将由模拟延迟电路12(参照图7)延迟的延迟差动信号DDOUT1+、DDOUT1-输入到混合器11的MOS晶体管N4、N3(参照图3)中。另外，将输入差动信号DIN+、DIN-输入到各自的MOS晶体管N1、N2(参照图3)中。其结果，输出差动信号DIN+与延迟差动信号DDOUT1+相加后作为混合差动信号DMOUT1+输出，输入差动信号DIN-与延迟差动信号DDOUT-相加后作为混合差动信号DMOUT1-输出。此时，在输入差动信号DIN+、DIN-的振幅((DIN+)-(DIN-))的极性与延迟差动信号DDOUT1+、DDOUT1-的振幅((DDOUT1+)-(DDOUT1-))的极性相同时，从混合器11输出的混合差动信号DMOUT1+、DMOUT1-的振幅((DMOUT1+)-(DMOUT1-))比只将输入差动信号DIN+、DIN-输入时的输出的振幅大；在输入差动信号DIN+、DIN-的振幅的极性与延迟差动信号DDOUT1+、DDOUT1-的振幅的极性不相同时，从混合器11输出的混合差动信号DMOUT1+、DMOUT1-的振幅比只将输入差动信号DIN+、DIN-输入时的输出的振幅小。
将通过混合器11(参照图7)混合的延迟差动信号DDOUT+、DDOUT-输出到模拟延迟电路12(参照图7)的时钟恢复电路(CDR)(参照图1)中。
<效果>
如上所述，在模拟延迟电路12中所包括的延迟元件，仅以对应在锁相环(PLL)3中包括的低通滤波器(LPF)所输出的延迟控制信号的延迟量延迟输入差动信号DIN+、DIN-。在模拟延迟电路12中所包括的延迟元件具有与在锁相环(PLL)3中所包括的振荡电路(VCO)7的延迟元件相同的特性。这样，能够容易地设定在模拟延迟电路12中的延迟量。
(第4实施方式)
<接收LSI的总体构成>
根据本发明的第4实施方式的接收LSI的总体构成与第3实施方式相同，只是模拟均衡器9的内部构成不同。
<模拟均衡器9的动作>
图8表示在上述接收LSI中所包括的模拟均衡器9的内部构成。图8所示模拟均衡器9具备在图7所示模拟均衡器9中追加的放大器14。放大器14，为了使输入差动信号DIN+、DIN-的振幅与来自模拟延迟电路12的延迟差动信号DDOUT+、DDOUT-的振幅相吻合，而放大输入差动信号DIN+、DIN-的振幅并作为放大输入差动信号DAIN+、DAIN-输出。混合器11，混合来自放大器14的放大输入差动信号DAIN+、DAIN-与来自模拟延迟电路12的延迟差动信号DDOUT1+、DDOUT1-并作为混合差动信号DMOUT1+、DMOUT1-输出。
<效果>
由此，由于在混合器11中所输入的差动信号(放大输入差动信号DAIN+、DAIN-以及延迟差动信号DDOUT1+、DDOUT1-)的振幅相等，所以能够容易地进行这些混合比的调整。
(工业上的利用可能性)
根据本发明的模拟均衡器，由于能够容易地设定延迟量，所以在有关接收通过电缆传送的电信号的装置等中有用。