包括阶梯式堆叠的芯片的半导体封装件.pdf

本发明提供了一种包括阶梯式堆叠的芯片的半导体封装件，该半导体封装件包括：封装衬底；并排安装在封装衬底上的第一芯片堆叠件和第二芯片堆叠件，其中，第一芯片堆叠件和第二芯片堆叠件各自包括堆叠在封装衬底上的多个半导体芯片，其中，所述多个半导体芯片中的每一个包括设置在其对应的边缘区上的多个接合焊盘，其中，所述多个接合焊盘中的至少一些是功能性接合焊盘，并且其中，功能性接合焊盘占据的区实质上小于整个所述对应的边缘区。

权利要求书1.  一种半导体封装件，包括：封装衬底；第一芯片堆叠件和第二芯片堆叠件，其并排安装在所述封装衬底上，其中，所述第一芯片堆叠件和所述第二芯片堆叠件中的每一个包括堆叠在所述封装衬底上的多个半导体芯片，其中，所述多个半导体芯片中的每一个包括设置在其对应的边缘区上的多个接合焊盘，其中，所述多个接合焊盘中的至少一些接合焊盘是功能性接合焊盘，并且其中，所述功能性接合焊盘占据的区实质上小于整个所述对应的边缘区。2.  根据权利要求1所述的半导体封装件，还包括设置在所述第一芯片堆叠件与所述第二芯片堆叠件之间的所述封装衬底上的第三芯片。3.  根据权利要求1所述的半导体封装件，其中，所述边缘区包括第一区和第二区，并且其中，在所述第一区中的功能性接合焊盘的密度实质上大于在所述第二区中的功能性接合焊盘的密度。4.  根据权利要求1所述的半导体封装件，其中，所述第一芯片堆叠件和所述第二芯片堆叠件中的每一个具有实质上阶梯状的结构。5.  根据权利要求1所述的半导体封装件，其中，所述多个接合焊盘中的至少一些接合焊盘是伪焊盘，并且其中，所述伪焊盘占据所述边缘区的未被所述功能性接合焊盘占据的部分。6.  根据权利要求5所述的半导体封装件，其中，所述功能性接合焊盘电连接至所述多个半导体芯片的集成电路，其中，所述伪焊盘不电连接至所述集成电路，并且其中，所述第一芯片堆叠件的功能性接合焊盘和所述第二芯片堆叠件的伪焊盘彼此邻近布置。7.  根据权利要求6所述的半导体封装件，其中，所述第一芯片堆叠件的功能性接合焊盘通过所述第二芯片堆叠件的伪焊盘连接至所述封装衬底。8.  根据权利要求1所述的半导体封装件，其中，所述第一芯片堆叠件和所述第二芯片堆叠件经接合线连接至所述封装衬底。9.  一种半导体封装件，其包括：封装衬底；第一芯片堆叠件和第二芯片堆叠件，其并排安装在所述封装衬底上并且经接合线连接至所述封装衬底，其中，所述第一芯片堆叠件和所述第二芯片堆叠件中的每一个包括堆叠在所述封装衬底上的多个半导体芯片，所述第一芯片堆叠件和所述第二芯片堆叠件中的每一个具有阶梯结构，其中，所述多个半导体芯片中的每一个包括设置在其顶表面的边缘区上的功能性接合焊盘，所述功能性接合焊盘占据的区实质上小于整个所述边缘区，并且其中，所述第一芯片堆叠件的功能性接合焊盘不邻近于所述第二芯片堆叠件的功能性接合焊盘布置。10.  一种半导体封装件，包括：封装衬底；以及第一芯片堆叠件和第二芯片堆叠件，其并排安装在所述封装衬底上，其中，所述第一芯片堆叠件包括多个第一半导体芯片，所述多个第一半导体芯片中的每一个包括沿其第一边缘布置的多个第一接合焊盘，并且其中，所述第二芯片堆叠件包括多个第二半导体芯片，所述多个第二半导体芯片中的每一个包括沿着面对所述第一边缘的第二边缘布置的多个第二接合焊盘。11.  根据权利要求10所述的半导体封装件，还包括一个或多个第三半导体芯片，所述一个或多个第三半导体芯片安装在所述第一芯片堆叠件与所述第二芯片堆叠件之间的所述封装衬底上，以电耦接至所述第一芯片堆叠件和所述第二芯片堆叠件中的至少一个。12.  根据权利要求11所述的半导体封装件，其中，所述一个或多个第三半导体芯片在所述第一芯片堆叠件与所述第二芯片堆叠件之间彼此对齐。13.  根据权利要求12所述的半导体封装件，其中，所述一个或多个第三半导体芯片是控制器芯片、DRAM芯片或电信芯片。14.  根据权利要求11所述的半导体封装件，其中，所述第一边缘和所述第二边缘具有实质上相同的长度，并且其中，所述第一边缘和上述第二边缘实质上彼此平行。15.  根据权利要求14所述的半导体封装件，还包括通过所述第三半导体芯片中的一个与所述第一芯片堆叠件和所述第二芯片堆叠件中的一个之间的间隙区连接在所述第三半导体芯片中的一个与所述封装衬底之间的接合线。16.  根据权利要求10所述的半导体封装件，其中，所述第一芯片堆叠件和所述第二芯片堆叠件并排安装且彼此间隔开。17.  根据权利要求10所述的半导体封装件，其中，所述多个第一接合焊盘中的至少一些以及所述多个第二接合焊盘中的至少一些是功能性接合焊盘，并且其中，所述功能性接合焊盘占据的区实质上小于整个所述第一边缘或所述第二边缘。18.  根据权利要求17所述的半导体封装件，其中，所述第一芯片堆叠件的功能性接合焊盘不邻近于所述第二芯片堆叠件的功能性接合焊盘布置。19.  根据权利要求10所述的半导体封装件，其中，所述第一芯片堆叠件和所述第二芯片堆叠件中的每一个具有在相反方向上布置的阶梯结构。20.  根据权利要求11所述的半导体封装件，其中，所述一个或多个第三半导体芯片按照倒装芯片接合方式连接至所述封装衬底。

说明书包括阶梯式堆叠的芯片的半导体封装件
相关申请的交叉引用
本申请要求于2014年1月16日在韩国知识产权局提交的韩国专利申请No.10-2014-0005646的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的示例实施例涉及一种半导体器件，更具体地说，涉及一种包括阶梯式堆叠的芯片的半导体封装件。
背景技术
在半导体工业中，已发展了各种封装技术以符合对大存储容量、薄和小尺寸半导体器件和/或电子设备的旺盛需求。一种方式是通过竖直堆叠半导体芯片以实现高密度芯片堆叠的封装技术。与具有单个半导体芯片的常规封装件相比，这种封装技术可将许多种半导体芯片集成在较小区域中。
随着半导体产品的尺寸减小，必须缩小半导体封装件。此外，虽然各个封装件中的半导体芯片的数量应该增加以符合对大容量和多功能的需求，但是还期望发展一种可实现高度可靠和容纳大量半导体芯片的小半导体封装件的封装技术。
发明内容
在一个实施例中，一种半导体封装件包括：封装衬底；并排安装在封装衬底上的第一芯片堆叠件和第二芯片堆叠件，其中，第一芯片堆叠件和第二芯片堆叠件中的每一个包括堆叠在封装衬底上的多个半导体芯片，其中，多个半导体芯片中的每一个包括设置在其对应的边缘区上的多个接合焊盘，其中，所述多个接合焊盘中的至少一些 是功能性接合焊盘，并且其中，功能性接合焊盘占据的区实质上小于整个所述对应的边缘区。
在一些实施例中，所述半导体封装件还可包括设置在第一芯片堆叠件与第二芯片堆叠件之间的封装衬底上的第三芯片。
在一些实施例中，边缘区包括第一区和第二区，并且在第一区中的功能性接合焊盘的密度实质上大于在第二区中的功能性接合焊盘的密度。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件各自具有实质上阶梯状的结构。
在一些实施例中，所述多个接合焊盘中的至少一些接合焊盘是伪焊盘，并且伪焊盘占据边缘区的未被功能性接合焊盘占据的部分。
在一些实施例中，功能性接合焊盘电连接至半导体芯片的集成电路，其中伪焊盘不电连接至集成电路，并且其中，第一芯片堆叠件的功能性接合焊盘和第二芯片堆叠件的伪焊盘邻近于彼此布置。
在一些实施例中，第一芯片堆叠件的功能性接合焊盘通过第二芯片堆叠件的伪焊盘连接至封装衬底。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件经接合线连接至封装衬底。
在一些实施例中，一种半导体封装件包括：封装衬底；第一芯片堆叠件和第二芯片堆叠件，它们并排安装在封装衬底上并且经接合线连接至封装衬底，其中，第一芯片堆叠件和第二芯片堆叠件各自包括堆叠在封装衬底上的多个半导体芯片，第一芯片堆叠件和第二芯片堆叠件各自具有阶梯结构，其中半导体芯片中的每一个包括设置在其顶表面的边缘区上的功能性接合焊盘，功能性接合焊盘占据的区域实质上小于整个边缘区，并且其中，第一芯片堆叠件的功能性接合焊盘不邻近于第二芯片堆叠件的功能性接合焊盘布置。
在一些实施例中，一种半导体封装件包括：封装衬底；以及并排安装在封装衬底上的第一芯片堆叠件和第二芯片堆叠件，其中，第一芯片堆叠件包括多个第一半导体芯片，多个第一半导体芯片各自包括沿其第一边缘布置的多个第一接合焊盘，并且其中，第二芯片堆叠 件包括多个第二半导体芯片，多个第二半导体芯片各自包括沿着面对第一边缘的第二边缘布置的多个第二接合焊盘。
在一些实施例中，所述半导体封装件还可包括安装在第一芯片堆叠件与第二芯片堆叠件之间的封装衬底上以电耦接至第一芯片堆叠件和第二芯片堆叠件中的至少一个的一个或多个第三半导体芯片。
在一些实施例中，所述一个或多个第三半导体芯片在第一芯片堆叠件与第二芯片堆叠件之间彼此对齐。
在一些实施例中，所述一个或多个第三半导体芯片是控制器芯片、DRAM芯片或电信芯片。
在一些实施例中，第一边缘和第二边缘具有实质上相同的长度，并且其中第一边缘和第二边缘实质上彼此平行。
在一些实施例中，第一半导体芯片和第二半导体芯片是非易失性存储器装置。
在一些实施例中，所述多个第一接合焊盘中的至少一些和所述多个第二接合焊盘中的至少一些是功能性接合焊盘，并且其中功能性接合焊盘占据的区实质上小于整个第一边缘或第二边缘。
在一些实施例中，第一芯片堆叠件的功能性接合焊盘不邻近于第二芯片堆叠件的功能性接合焊盘布置。
在一些实施例中，第一半导体芯片和第二半导体芯片中的至少一个包括形成在第一半导体芯片和第二半导体芯片中的至少一个的中心区上并且经再分配线耦接至第一接合焊盘或第二接合焊盘的芯片焊盘。
在一些实施例中，一种半导体封装件包括：封装衬底；第一芯片堆叠件，其包括按照阶梯式堆叠在封装衬底上的多个第一半导体芯片，所述多个第一半导体芯片构成第一下堆叠件和第一上堆叠件，其中第一半导体芯片中的每一个具有布置为彼此相对的第一边缘区和第二边缘区；第二芯片堆叠件，其包括堆叠在封装衬底上的多个第二半导体芯片，所述多个第二半导体芯片构成第二下堆叠件和第二上堆叠件，其中第二半导体芯片中的每一个具有布置为彼此相对的第一边缘区和第二边缘区，其中第一半导体芯片中的每一个的第二边缘区布 置为邻近对应的一个第二半导体芯片的第一边缘区，其中第一上堆叠件中的第一半导体芯片中的每一个包括布置在其顶表面的第二边缘区上的第一功能性接合焊盘，其中第二上堆叠件中的第二半导体芯片中的每一个包括布置在其顶表面的第一边缘区上的第二功能性接合焊盘，其中所述多个第一功能性接合焊盘形成在实质上小于整个第二边缘区的区上。
在一些实施例中，第一芯片堆叠件的大多数功能性接合焊盘布置为不邻近第二芯片堆叠件的大多数功能性接合焊盘。
在一些实施例中，第一功能性接合焊盘占据第一半导体芯片中的每一个的第二边缘区的大约一半区域。
在一些实施例中，第一上堆叠件中的第一半导体芯片中的每一个包括布置在第二边缘区的未被第一功能性接合焊盘占据的部分中(沿着第二边缘区的不包括第一功能性接合焊盘的部分布置)的第一伪焊盘。
在一些实施例中，第二上堆叠件中的第二半导体芯片中的每一个包括布置在第二边缘区的未被第二功能性接合焊盘占据的部分中(沿着第二边缘区的不包括第二功能性接合焊盘的部分布置)的第二伪焊盘。
在一些实施例中，第一上堆叠件的第一功能性接合焊盘布置为邻近第二下堆叠件的第二伪焊盘。
在一些实施例中，第一上堆叠件中的第一半导体芯片通过设置在第二下堆叠件上的第二伪焊盘电连接至封装衬底。
在一些实施例中，各个第一半导体芯片的第二边缘区的实质性部分不包括第一功能性接合焊盘。
在一些实施例中，设置在第二边缘区上的多个第一功能性接合焊盘占据第二边缘区的约一半区域。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件并排安装并且彼此间隔开。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件二者均具有在相同方向上布置的阶梯结构。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件各自具有在相反方向上布置的阶梯结构。
在一些实施例中，第一半导体芯片按照以下方式堆叠，其中，各个芯片彼此错开的方向在堆叠件中至少改变一次。
在一些实施例中，第一上堆叠件布置在第一下堆叠件上，以使得第一芯片堆叠件具有凹进形状的左侧部分和凸出形状的右侧部分并且形成第一鼻状结构。
在一些实施例中，第一鼻状结构的至少一部分(凸出的右侧部分)布置在第二芯片堆叠件的凹进形状的左侧部分中的空间中。
在一些实施例中，第一鼻状结构与第二下堆叠件至少部分地重叠，以使得封装衬底没有在第一芯片堆叠件与第二芯片堆叠件之间暴露出来。
在一些实施例中，第二下堆叠件和第二上堆叠件具有在相反方向上布置的阶梯结构，以使得第二芯片堆叠件具有凹进形状的左侧部分和凸出形状的右侧部分，该凸出形状的右侧部分具有第二鼻状结构。
在一些实施例中，第一下堆叠件和第一上堆叠件中的每一个具有向左升高的级联结构，其中，第一下堆叠件的布置方式与第一上堆叠件的布置方式实质上一致，以使得第一上堆叠件和第一下堆叠件在平面图中重叠。
在一些实施例中，第一芯片堆叠件和第二芯片堆叠件关于封装衬底的中心线彼此对称。
在一些实施例中，第二半导体芯片中的至少一些按照向右升高的级联结构进行堆叠以提供第二下堆叠件，并且其中，第二半导体芯片的其余芯片中的每一个按照与第二下堆叠件的结构实质上一致的向右升高的级联结构堆叠在第二下堆叠件的顶部上，以提供第二上堆叠件，并且其中第二芯片堆叠件包括具有阶梯结构的第二上堆叠件，其布置在第二下堆叠件上，以提供两个重叠的阶梯结构。
在一些实施例中，第一半导体芯片按照向左升高或向右降低的级联结构进行堆叠，而第二半导体芯片按照向右升高或向左降低的级 联结构进行堆叠，以形成v形结构。
在一些实施例中，第一芯片堆叠件的具有第一功能性接合焊盘的边缘区布置为邻近第二芯片堆叠件的不包括任何焊盘的边缘区，并且其中，第二芯片堆叠件的具有第二功能性接合焊盘的边缘区布置为邻近第一芯片堆叠件的不包括任何焊盘的边缘区。
在一些实施例中，第一半导体芯片经耦接至第一功能性接合焊盘并延伸至封装衬底的中心区的第一接合线电连接至封装衬底，并且其中，第二半导体芯片经耦接至第二功能性接合焊盘并延伸至封装衬底的中心区的第二接合线电连接至封装衬底。
在一些实施例中，第一接合线和第二接合线连接至封装衬底的中心区，但不延伸至封装衬底的两个边缘。
在一些实施例中，所述半导体封装件包括设置在封装衬底的中心区上并在第一芯片堆叠件与第二芯片堆叠件之间的第一控制器和第二控制器。
在一些实施例中，第一控制器安装在封装衬底的中心区的右侧部分上并电连接至第一芯片堆叠件，并且其中，第二控制器安装在封装衬底的中心区的左侧部分上并电连接至第二芯片堆叠件。
在一些实施例中，第一控制器和第二控制器按照倒装芯片接合方式连接至封装衬底。
在一些实施例中，所述半导体封装件包括通过第一控制器和第二控制器中的一个与第一芯片堆叠件和第二芯片堆叠件中的一个之间的间隙区连接在第一控制器和第二控制器中的一个与封装衬底之间的接合线。
在一些实施例中，所述半导体封装件包括在封装衬底的中心区上并且在第一芯片堆叠件与第二芯片堆叠件之间的公共控制器，并且其中，该公共控制器电连接至第一芯片堆叠件和第二芯片堆叠件二者。
附图说明
通过以下耦接附图的简明描述将更加清楚地理解示例实施例。 附图表示如本文所述的非限制性示例实施例。
图1A和图1B是示出根据本发明构思的示例实施例的半导体封装件的透视图。
图1C是沿着图1A的线A1-A2截取的剖视图。
图1D是沿着图1A的线B1-B2截取的剖视图。
图1E是示出图1A的半导体封装件的一部分的透视图。
图2A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
图2B是沿着图2A的线A1-A2截取的剖视图。
图2C是沿着图2A的线B1-B2截取的剖视图。
图2D是示出图2A的半导体封装件的修改形式的透视图。
图3A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
图3B是沿着图3A的线A1-A2截取的剖视图。
图3C是沿着图3A的线B1-B2截取的剖视图。
图4A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
图4B是沿着图4A的线A1-A2截取的剖视图。
图4C是沿着图4A的线B1-B2截取的剖视图。
图4D是示出图4B的半导体封装件的修改形式的剖视图。
图4E是示出图4C的半导体封装件的修改形式的剖视图。
图5是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
图6A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
图6B是沿着图6A的线A1-A2截取的剖视图。
图6C是沿着图6A的线B1-B2截取的剖视图。
图6D是示出图6B的半导体封装件的修改形式的剖视图。
图6E是示出图6C的半导体封装件的修改形式的剖视图。
图7是示出根据本发明构思的另一示例实施例的半导体封装件 的透视图。
图8A是示出包括根据本发明构思的示例实施例的半导体封装件的存储卡的框图。
图8B是示出包括根据本发明构思的示例实施例的半导体封装件的信息处理系统的示例的框图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征并对下面提供的书面说明书进行补充。然而，这些附图不一定按照比例绘制，并且可不准确地反映任何给出的实施例的准确结构或性能特征，并且不应被解释为局限或限制通过示例实施例涵盖的值或特性的范围。例如，为了清楚，会缩小或夸大分子、层、区和/或结构性元件的相对厚度和位置。在各个附图中使用的相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
现在，将参照其中示出了示例实施例的附图更加全面地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可按照许多不同形式具体实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把示例实施例的构思完全传递给本领域普通技术人员。在附图中，为了清楚，会夸大层和区的厚度。附图中的相同附图标记指代相同元件，因此将省略它们的描述。
应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，所述一个元件可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接至”或“直接耦接至”另一元件时，则不存在中间元件。相同附图标记始终指代相同元件。如本文所用的那样，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。
应该理解，虽然本文中可使用术语“第一”、“第二”等来描 述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例实施例的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定示例实施例，并且不旨在限制示例实施例。如本文所用的那天，除非上下文清楚地另有说明，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另有说明，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中有明确的说明，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化地或过于形式化的含义解释它们。
[示例实施例]
图1A和图1B是示出根据本发明构思的示例实施例的半导体封装件的透视图。图1C是沿着图1A的线A1-A2截取的剖视图。图1D是沿着图1A的线B1-B2截取的剖视图。图1E是示出图1A的半导体封装件的一部分的透视图。
参照图1A、图1B、图1C和图1D，半导体封装件11可包括：封装衬底300(例如，印刷电路板)；第一芯片堆叠件100，其包括堆叠在封装衬底300上的多个第一半导体芯片101；以及第二芯片堆叠件200，其包括堆叠在封装衬底300上的多个第二半导体芯片201。第一半导体芯片101和第二半导体芯片201中的每一个可为存储器芯片、逻辑芯片或它们的任何组合。第一芯片堆叠件100和第二芯片堆叠件200可具有相同的阶梯式结构，并且可附着至封装衬底300。可将封装衬底300构造为将相同或不同的电信号施加至第一芯片堆叠件100和第二芯片堆叠件200。
第一粘合剂层103可设置在各个第一半导体芯片101之间，或设置在第一半导体芯片101中的每一个的底表面上以将第一芯片堆叠件100附着至封装衬底300。相似地，第二粘合剂层203可设置在各个第二半导体芯片201之间，或设置在第二半导体芯片201中的每一个的底表面上，以将第二芯片堆叠件200附着至封装衬底300。
第一半导体芯片101可设为具有边缘焊盘结构；例如，接合焊盘可局部地布置在第一半导体芯片101的一个边缘区上。在示例实施例中，第一半导体芯片101中的每一个可包括局部地设置在其顶表面的一个边缘区(例如，右边缘区)上的第一功能性接合焊盘105和第一伪焊盘107。第一功能性接合焊盘105可表示电连接至第一半导体芯片101的集成电路的接合焊盘，而第一伪焊盘107可不电连接至任何集成电路。根据本公开的功能性接合焊盘可表示电连接至半导体芯片的集成电路的接合焊盘。根据本公开的伪焊盘可表示不电连接至半导体芯片的集成电路的接合焊盘。伪焊盘可经接合线仅连接至邻近的半导体芯片，例如，如图1C所示。
在一些实施例中，第一半导体芯片101的接合焊盘中的至少一些可为功能性接合焊盘。功能性接合焊盘占据的区可实质上小于整个 边缘区。例如，第一功能性接合焊盘105可占据第一半导体芯片101的边缘区的例如一半区域，而第一伪焊盘107可占据第一半导体芯片101的边缘区的其余区域。
第二半导体芯片201中的每一个可具有边缘焊盘结构；例如，第二半导体芯片201中的每一个可包括局部地设置在其顶表面的一个边缘区(例如，右边缘区)上的第二功能性接合焊盘205和第二伪焊盘207。在一些实施例中，第二半导体芯片201的接合焊盘中的至少一些是功能性接合焊盘。功能性接合焊盘占据的区可实质上小于整个边缘区。
在一些实施例中，可将边缘区描述为具有第一区和第二区(图中未示出)，并且在第一区中的功能性接合焊盘的密度可实质上大于在第二区中的功能性接合焊盘的密度。在一些实施例中，在第二区中甚至可不存在功能性接合焊盘。
在一些实施例中，第一半导体芯片101和/或第二半导体芯片201的接合焊盘中的至少一些可为伪焊盘，并且所述伪焊盘可占据边缘区的未被功能性接合焊盘占据的部分。
在一些实施例中，第一半导体芯片101和第二半导体芯片201可为诸如闪速存储器之类的非易失性存储器装置。
第二功能性接合焊盘205可电连接至第二半导体芯片201的集成电路，并且可占据第二半导体芯片201的边缘区的例如一半区域。第二伪焊盘207可不电连接至第二半导体芯片201的集成电路并且可占据第二半导体芯片201的边缘区的其余区域。
第一半导体芯片101可为堆叠的阶梯式以暴露出第一功能性接合焊盘105和第一伪焊盘107。第一半导体芯片101也可按照将其堆叠方向(或倾斜方向)至少改变一次的方式进行堆叠。例如，如图1C或图1D所示，形成第一下堆叠件100a的第一半导体芯片101(例如，四个)可按照一个在另一个的顶部上的方式堆叠，其中每个相继的第一半导体芯片101的位置相对于封装衬底300向右移位以暴露出布置在其下方的第一半导体芯片101的第一功能性接合焊盘105和第一伪焊盘107。按照这种方式，第一下堆叠件100a可具有向右升高 或向左降低的级联结构。
形成第一上堆叠件100b的其余第一半导体芯片101(例如，四个)中的每一个可按照一个在另一个的顶部上的方式堆叠在第一下堆叠件100a上，其中每个相继的第一半导体芯片101的位置向左移位以暴露出布置在其下方的第一半导体芯片101的第一功能性接合焊盘105和第一伪焊盘107。按照这种方式，第一半导体芯片101的第一上堆叠件100b可具有向左升高或向右降低的级联结构。第一上堆叠件100b可布置在第一下堆叠件100a上，以使得第一芯片堆叠件100的整体形状具有凹进的左侧部分和凸出的右侧部分，该凸出的右侧部分具有第一鼻状结构111。
可按照与第一半导体芯片101相同或相似的方式堆叠第二半导体芯片201以暴露出布置在其下方的第二功能性接合焊盘205和第二伪焊盘207。例如，如图1C或图1D所示，形成第二下堆叠件200a的一些(例如，四个)第二半导体芯片201中的每一个可按照一个在另一个的顶部上的方式堆叠，其中每个相继的第二半导体芯片201的位置相对于封装衬底300向右移位。按照这种方式，第二半导体芯片201的第二下堆叠件200a可具有向右升高或向左降低的级联结构。
形成第二上堆叠件200b的其余第二半导体芯片201(例如，四个)中的每一个可按照一个在另一个的顶部上的方式堆叠在第二下堆叠件200a上，其中每个相继的第二半导体芯片201的位置相对于封装衬底300向左移位。按照这种方式，第二半导体芯片201的第二上堆叠件200b可具有向左升高或向右降低的级联结构。第二上堆叠件200b可布置在第二下堆叠件200a上，以使得第二芯片堆叠件200的整体形状具有凹进的左侧部分和凸出的右侧部分，该凸出的右侧部分具有第二鼻状结构211。
如上所述，第一芯片堆叠件100和第二芯片堆叠件200可具有相同的阶梯式结构，并且第一半导体芯片101和第二半导体芯片201可具有相同的边缘焊盘结构。第一芯片堆叠件100和第二芯片堆叠件200可并排安装在封装衬底300上。根据一些实施例，第一鼻状结构111的至少一部分可布置在第二芯片堆叠件200的凹进的左侧部分 中。因此，第一鼻状结构111可与第二下堆叠件200a至少部分地重叠，从而防止封装衬底300在第一芯片堆叠件100与第二芯片堆叠件200之间暴露出来。因此，可减小由第一芯片堆叠件100和第二芯片堆叠件200占据的封装衬底300的区域。可替换地，第一芯片堆叠件100和第二芯片堆叠件200可按照这种方式设置，即，在平面图中第一鼻状结构111不与第二下堆叠件200a重叠。在这种情况下，可在第一芯片堆叠件100与第二芯片堆叠件200之间部分地暴露封装衬底300。
当在图1A和图1C中看时，第二上堆叠件200b的第二半导体芯片201可经第二上接合线425b电连接至封装衬底300，第二上接合线425b耦接至第二功能性接合焊盘205并且延长至封装衬底300的右边缘。
当在图1B和图1D中看时，第二下堆叠件200a的第二半导体芯片201可经第二下接合线425a电连接至封装衬底300，第二下接合线425a耦接至第二功能性接合焊盘205并且延长至封装衬底300的中心。
当在图1B和图1D中看时，第一下堆叠件100a的第一半导体芯片101可经第一下接合线415a电连接至封装衬底300，第一下接合线415a耦接至第一功能性接合焊盘105并且延长至封装衬底300的左边缘。
当在图1A和图1C中看时，第一上堆叠件100b的第一半导体芯片101可通过设置在第二芯片堆叠件200的第二下堆叠件200a上的第二伪焊盘207电连接至封装衬底300。例如，如图1C所示，第一芯片堆叠件100与第二芯片堆叠件200之间的区域中的封装衬底300分别可被第一芯片堆叠件100的第一鼻状结构111至少部分地覆盖。这样会导致难以直接将连接至第一上堆叠件100b的第一半导体芯片101的第一功能性接合焊盘105的第一上接合线415b连接至封装衬底300。
根据当前实施例，如图1E所示，第一上堆叠件100b的第一功能性接合焊盘105布置为可邻近第二下堆叠件200a的第二伪焊盘 207。因此，第一上堆叠件100b的第一半导体芯片101可通过延伸至封装衬底300的中心的第一上接合线415b电连接至封装衬底300，第一上接合线415b耦接至第一功能性接合焊盘105并且进一步耦接至第二伪焊盘207。
可从封装衬底300向第二下堆叠件200a施加电信号，该电信号与施加至第二上堆叠件200b的电信号相同或不同。相似地，可从封装衬底300向第一下堆叠件100a施加电信号，该电信号与施加至第一上堆叠件100b的电信号相同或不同。
在一些实施例中，第一半导体芯片101各自包括沿着其第一边缘13的至少一部分布置的多个第一功能性接合焊盘105，并且第二半导体芯片201各自包括沿着面对第一边缘13的第二边缘15的至少一部分布置的多个第二功能性接合焊盘205。第一边缘13和第二边缘15可具有实质上相同的长度并且实质上彼此平行。
[其它示例实施例]
图2A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。图2B是沿着图2A的线A1-A2截取的剖视图。图2C是沿着图2A的线B1-B2截取的剖视图。图2D是示出图2A的半导体封装件的修改形式的透视图。
参照图2A、图2B和图2C，半导体封装件12可包括：封装衬底300；第一芯片堆叠件100，其包括堆叠在上封装衬底300的多个第一半导体芯片101；以及第二芯片堆叠件200，其包括堆叠在封装衬底300上的多个第二半导体芯片201。第一芯片堆叠件100和第二芯片堆叠件200可具有在相反方向上延伸的阶梯式结构并且可利用引线接合技术连接至封装衬底300。
第一半导体芯片101可具有边缘焊盘结构。例如，第一半导体芯片101中的每一个可包括设置在其顶表面的一个边缘区(例如，右边缘区)上的第一功能性接合焊盘105。第一功能性接合焊盘105可占据第一半导体芯片101的边缘区的一半区域。
第二半导体芯片201中的每一个可具有边缘焊盘结构；例如，第二半导体芯片201中的每一个可包括局部地设置在其顶表面的一 个边缘区(例如，左边缘区)上的第二功能性接合焊盘205。第二功能性接合焊盘205可设为占据第二半导体芯片201的边缘区的例如一半区域。
第一半导体芯片101可为堆叠的阶梯式以暴露出第一功能性接合焊盘105。例如，形成第一下堆叠件100a的一些(例如，四个)第一半导体芯片101可按照一个在另一个的顶部上的方式堆叠，其中每个相继的第一半导体芯片101的位置相对于封装衬底300向左移位以暴露出布置在其下方的第一半导体芯片101的第一功能性接合焊盘105。按照这种方式，第一半导体芯片101的第一下堆叠件100a可具有向左升高或向右降低的级联结构。相似地，形成第一上堆叠件100b的其余第一半导体芯片101(例如，四个)中的每一个可按照一个在另一个的顶部上的方式堆叠在第一下堆叠件100a上，其中每个相继的第一半导体芯片101的位置向左移位以暴露出布置在其下方的第一半导体芯片101的第一功能性接合焊盘105。按照这种方式，第一半导体芯片101的第一上堆叠件100b可具有与第一下堆叠件100a实质上一致的向左升高或向右降低的级联结构。通过将第一上堆叠件100b堆叠在第一下堆叠件100a上，可提供包括在平面图中重叠的两个阶梯结构的第一芯片堆叠件100。可利用粘合剂层98将第一上堆叠件100b安装在第一下堆叠件100a上。
可按照与第一半导体芯片101相同或相似的方式堆叠第二半导体芯片201以暴露出第二功能性接合焊盘205，但是阶梯结构的布置中的移位是相反的。例如，形成第二下堆叠件200a的(例如，四个)第二半导体芯片201可按照一个在另一个的顶部上的方式堆叠，其中每个相继的第二半导体芯片201在封装衬底300上的位置向右移位以提供具有向右升高或向左降低的级联结构的第二下堆叠件200a。形成第二上堆叠件200b的其余第二半导体芯片201可堆叠在第二下堆叠件200a的顶部上，以具有与第二下堆叠件200a实质上一致的向右升高或向左降低的级联结构。通过按照这种方式将第二上堆叠件200b堆叠在第二下堆叠件200a上，可提供当在平面图中看时包括两个重叠的阶梯结构的第二芯片堆叠件200。
如上所述，第一芯片堆叠件100和第二芯片堆叠件200可具有相同的堆叠结构，并且第一半导体芯片101和第二半导体芯片201可具有相同的边缘焊盘结构。第一芯片堆叠件100和第二芯片堆叠件200可并排安装在封装衬底300上。
第一芯片堆叠件100和第二芯片堆叠件200可关于划分封装衬底300的封装衬底的中心线(未示出)彼此对称。例如，在第一芯片堆叠件100具有向左升高的阶梯结构的情况下，可沿着线B1-B2设置第一芯片堆叠件100的第一功能性接合焊盘105。在第二芯片堆叠件200具有向右升高的阶梯结构的情况下，可沿着线A1-A2设置第二芯片堆叠件200的第二功能性接合焊盘205。由于第一芯片堆叠件100和第二芯片堆叠件200的对称布置方式，设有第一功能性接合焊盘105的第一芯片堆叠件100的边缘区可布置为邻近不包括任何焊盘的第二芯片堆叠件200的边缘区，并且设有第二功能性接合焊盘205的第二芯片堆叠件200的边缘区可布置为邻近不具有任何焊盘的第一芯片堆叠件100的边缘区。
因此，在一些实施例中，第一芯片堆叠件100的功能性接合焊盘105可布置为不邻近第二芯片堆叠件200的功能性接合焊盘205。
第二半导体芯片201可经第二接合线425电连接至封装衬底300，第二接合线425耦接至第二功能性接合焊盘205并延伸至封装衬底300的中心区，如图2B所示。当从图2A所示的半导体封装件12的右侧看时，第二接合线425可连接至封装衬底300的中心区的左侧部分(例如，邻近线A1-A2或设置在线A1-A2上)。
第一半导体芯片101可经第一接合线415电连接至封装衬底300，第一接合线415耦接至第一功能性接合焊盘105并延伸至封装衬底300的中心区，如图2C所示。当从图2A所示的半导体封装件12的右侧看时，第一接合线415可连接至封装衬底300的中心区的右侧部分(例如，邻近线B1-B2或设置在线B1-B2上)。结果，第一接合线415和第二接合线425可连接至封装衬底300的中心区，而在它们之间没有干涉或接触的问题。
根据当前实施例，第一接合线415和第二接合线425可连接至 封装衬底300的中心区而不连接至封装衬底300的两个边缘。因此，可减小封装衬底300中的边缘区的面积，从而减小或最小化半导体封装件12的尺寸。
如图2B所示，连接至第二下堆叠件200a的第二接合线425可电连接至封装衬底300，同时与连接至第二上堆叠件200b的第二接合线425分离。因此，可从封装衬底300将电信号独立地施加至第二下堆叠件200a和第二上堆叠件200b。可替换地，连接至第二下堆叠件200a的第二接合线425可电连接至封装衬底300，同时与连接至第二上堆叠件200b的第二接合线425并在一起。在这种情况下，可从封装衬底300将相同的电信号施加至第二下堆叠件200a和第二上堆叠件200b。
相似地，如图2C所示，连接至第一下堆叠件100a的第一接合线415可电连接至封装衬底300，同时与连接至第一上堆叠件100b的第一接合线415分离，并且在这种情况下，可从封装衬底300将电信号独立地施加至第一下堆叠件100a和第一上堆叠件100b。可替换地，连接至第一下堆叠件100a的第一接合线415可电连接至封装衬底300，同时与连接至第一上堆叠件100b的第一接合线415并在一起，并且在这种情况下，可从封装衬底300将相同的电信号施加至第一下堆叠件100a和第一上堆叠件100b。
可按照相同或相似的方式将与接合线415和425与封装衬底300之间的电连接有关的技术特征和堆叠件100a、100b、200a和200b的操作应用于本文所述的所有实施例。
在其它实施例中，第一芯片堆叠件100可由第一下堆叠件100a构成，并且第二芯片堆叠件200可由第二下堆叠件200a构成。例如，如图2D所示，半导体封装件18可包括：第一芯片堆叠件100，其中第一半导体芯片101按照向左升高或向右降低的级联结构堆叠在封装衬底300上；而堆叠有第二半导体芯片201的第二芯片堆叠件200可形成向右升高或向左降低的级联结构。可按照相同或相似的方式将与半导体封装件12有关的上述技术特征应用于半导体封装件18。
[另一些示例实施例]
图3A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。图3B是沿着图3A的线A1-A2截取的剖视图。图3C是沿着图3A的线B1-B2截取的剖视图。
参照图3A、图3B和图3C，与图2A的半导体封装件12相似，半导体封装件13可包括安装在封装衬底300上的第一芯片堆叠件100和第二芯片堆叠件200。第一芯片堆叠件100可包括第一下堆叠件100a和第一上堆叠件100b，在第一下堆叠件100a和第一上堆叠件100b中的每一个中堆叠有第一半导体芯片101以形成阶梯结构。第二芯片堆叠件200可包括第二下堆叠件200a和第二上堆叠件200b，在第二下堆叠件200a和第二上堆叠件200b中的每一个中堆叠有第二半导体芯片201以形成阶梯结构。
第一半导体芯片101中的每一个可具有边缘焊盘结构；例如，第一半导体芯片101中的每一个可包括设置在其顶表面的一个边缘区(例如，右边缘区)上的第一功能性接合焊盘105和第一辅助焊盘106。第一功能性接合焊盘105可设为占据第一半导体芯片101的顶表面的边缘区的一半区域，而第一辅助焊盘106可占据第一半导体芯片101的顶表面的边缘区的其余区域。在特定实施例中，第一辅助焊盘106的数量可少于第一功能性接合焊盘105的数量。第一辅助焊盘106的间距可大于第一功能性接合焊盘105的间距。第一辅助焊盘106可电连接至第一半导体芯片101的集成电路，从而用作电信号(例如，功率信号、地信号和数据信号)的输入/输出路径。
第二半导体芯片201中的每一个可设为具有边缘焊盘结构；例如，第二半导体芯片201中的每一个可包括设置在其顶表面的一个边缘区(例如，左边缘区)上的第二功能性接合焊盘205和第二辅助焊盘206。第二功能性接合焊盘205可占据第二半导体芯片201的顶表面的边缘区的大约一半区域，而第二辅助焊盘206可占据第二半导体芯片201的顶表面的边缘区的其余区域。第二接合线425的数量和间距可与第一接合线415的数量和间距相同或相似。第二辅助焊盘206的数量可少于第二功能性接合焊盘105的数量，并且第二辅助焊盘206的间距可大于第二功能性接合焊盘105的间距。第二辅助焊盘206 可电连接至第二半导体芯片201的集成电路，从而用作电信号(例如，功率信号、地信号和数据信号)的输入/输出路径。
第一芯片堆叠件100和第二芯片堆叠件200可彼此对称。例如，第一芯片堆叠件100可具有向左升高的阶梯结构，第二芯片堆叠件200可具有向右升高的阶梯结构。第一芯片堆叠件100的第一功能性接合焊盘105可设置在沿着线B1-B2的一个区上，并且第一辅助焊盘106可设置在沿着线A1-A2的另一个区上。第二芯片堆叠件200的第二功能性接合焊盘205可设置在沿着线A1-A2的所述另一个区上，并且第二辅助焊盘206可设置在沿着线B1-B2的所述一个区上。因此，第一功能性接合焊盘105可设置为邻近第二辅助焊盘206，并且第二功能性接合焊盘205可设置为邻近第一辅助焊盘106。
第二半导体芯片201可通过第二接合线425电连接至封装衬底300，第二接合线425耦接至第二功能性接合焊盘205并且延伸至封装衬底300的中心区，如图3B所示；并且，第二半导体芯片201可通过第二辅助接合线426电连接至封装衬底300，第二辅助接合线426耦接至第二辅助焊盘206并且延伸至封装衬底300的中心区，如图3C所示。如图3A所示，当从半导体封装件13的右侧看时，第二接合线425可连接至封装衬底300的中心区的左侧部分(例如，邻近线A1-A2或设置在线A1-A2上)，并且第二辅助接合线426可连接至封装衬底300的中心区的右侧部分(例如，邻近线B1-B2或设置在线B1-B2上)。
第一半导体芯片101可通过第一接合线415电连接至封装衬底300，第一接合线415耦接至第一功能性接合焊盘105并延伸至封装衬底300的中心区，如图3C所示；并且，第一半导体芯片101可通过第一辅助接合线416电连接至封装衬底300，第一辅助接合线416耦接至第一辅助焊盘106并延伸至封装衬底300的中心区，如图3B所示。如图3A所示，当从半导体封装件13的右侧看时，第一接合线415可连接至封装衬底300的中心区的右侧部分(例如，邻近线B1-B2或设置在线B1-B2上)，并且第一辅助接合线416可连接至封装衬底300的中心区的左侧部分(例如，邻近线A1-A2或设置在线A1-A2上)。
根据当前实施例，第一接合线415和第二接合线425以及第一辅助接合线416和第二辅助接合线426可连接至封装衬底300的中心区而不连接至封装衬底300的两个边缘。因此，可减小封装衬底300中的边缘区的面积，从而减小或最小化半导体封装件13的尺寸。
[另一些示例实施例和修改形式]
图4A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。图4B是沿着图4A的线A1-A2截取的剖视图。图4C是沿着图4A的线B1-B2截取的剖视图。图4D是示出图4B的半导体封装件的修改形式的剖视图。图4E是示出图4C的半导体封装件的修改形式的剖视图。
参照图4A、图4B和图4C，与图2A的半导体封装件12相似，半导体封装件14可包括安装在封装衬底300上的第一芯片堆叠件100和第二芯片堆叠件200。第一芯片堆叠件100可包括第一下堆叠件100a和第一上堆叠件100b，在第一下堆叠件100a和第一上堆叠件100b中的每一个中堆叠有第一半导体芯片101以形成阶梯结构。第二芯片堆叠件200可包括第二下堆叠件200a和第二上堆叠件200b，在第二下堆叠件200a和第二上堆叠件200b中的每一个中堆叠有第二半导体芯片201以形成阶梯结构。
第一半导体芯片101中的每一个可具有边缘焊盘结构。例如，第一半导体芯片101中的每一个可包括局部地设置在其顶表面的一个边缘区(例如，右边缘区)上的第一功能性接合焊盘105。第一功能性接合焊盘105可占据第一半导体芯片101的顶表面的边缘区的一半区域。第二半导体芯片201中的每一个可具有边缘焊盘结构。例如，第二半导体芯片201中的每一个可包括局部地设置在其顶表面的一个边缘区(例如，左边缘区)上的第二功能性接合焊盘205。第二功能性接合焊盘205可设为占据第二半导体芯片201的顶表面的边缘区的一半区域。在一些实施例中，第一功能性接合焊盘105可不需要占据第一半导体芯片101的顶表面的边缘区的一半区域，或者第二功能性接合焊盘205可不需要占据第二半导体芯片201的顶表面的边缘区的一半区域。第一功能性接合焊盘105或第二功能性接合焊盘205 可仅需要占据实质上小于整个对应的边缘区的一个区。
第一芯片堆叠件100和第二芯片堆叠件200可彼此对称。例如，第一芯片堆叠件100可具有向左升高阶梯结构，并且第二芯片堆叠件200可具有向右升高阶梯结构。第一芯片堆叠件100的第一功能性接合焊盘105可设置在沿着线B1-B2的一个区上，并且第二芯片堆叠件200的第二功能性接合焊盘205可设置在沿着线A1-A2的另一区上。由于第一芯片堆叠件100和第二芯片堆叠件200的对称布置方式，第一芯片堆叠件100的第一功能性接合焊盘105可布置为邻近不具有任何焊盘的第二芯片堆叠件200的边缘区。相似地，第二芯片堆叠件200的第二功能性接合焊盘205可布置为邻近不具有任何焊盘的第一芯片堆叠件100的边缘区。
半导体封装件14还可包括诸如第一控制器500和第二控制器600之类的一个或多个第三半导体芯片，第一控制器500和第二控制器600设置在第一芯片堆叠件100与第二芯片堆叠件200之间，例如，布置在封装衬底300的中心区上。一个或多个第三芯片(例如，第一控制器500和第二控制器600)可在第一芯片堆叠件100和第二芯片堆叠件200之间彼此对齐。一个或多个第三芯片也可为动态随机存取存储器(DRAM)芯片或电信芯片。
第一控制器500可安装在封装衬底300的中心区的右侧部分上(例如，邻近线B1-B2或设置在线B1-B2上)，并且可电连接至第一芯片堆叠件100。第二控制器600可安装在封装衬底300的中心区的左侧部分上(例如，邻近线A1-A2或设置在线A1-A2上)，并且可电连接至第二芯片堆叠件200。
第一控制器500和第二控制器600可利用引线接合技术电连接至封装衬底300，如图4B和图4C所示。
第二控制器600可通过粘合剂层603安装在封装衬底300的中心区上，并且可通过接合线615电连接至封装衬底300，如图4B所示。接合线615可通过第二控制器600与第一芯片堆叠件100之间的间隙区连接至封装衬底300。第二芯片堆叠件200可通过将第二功能性接合焊盘205与第二控制器600连接的第二接合线425电连接至第 二控制器600。
如图4C所示，第一控制器500可通过粘合剂层503安装在封装衬底300的中心区上，并且可通过接合线515电连接至封装衬底300。接合线515可通过第一控制器500与第二芯片堆叠件200之间的间隙区连接至封装衬底300。第一芯片堆叠件100可通过将第一功能性接合焊盘105与第一控制器500连接的第一接合线415电连接至第一控制器500。
如上所述，第一芯片堆叠件100可经第一控制器500电连接至封装衬底300，并且第二芯片堆叠件200可经第二控制器600电连接至封装衬底300。根据当前实施例，由于第一控制器500和第二控制器600设置在第一芯片堆叠件100与第二芯片堆叠件200之间的封装衬底300的中心区上，因此可减小半导体封装件14的尺寸，并且因此有效地利用封装衬底300的面积。
可替换地，第一控制器500和第二控制器600可按照倒装芯片接合方式连接至封装衬底300，如图4D和图4E所示。
例如，如图4D所示，第二控制器600可通过设置在封装衬底300的中心区上的焊料球604电连接至封装衬底300。第二芯片堆叠件200可通过将第二功能性接合焊盘205与封装衬底300连接的第二接合线425电连接至第二控制器600。
如图4E所示，第一控制器500可通过设置在封装衬底300的中心区上的焊料球504电连接至封装衬底300。第一芯片堆叠件100可通过将第一功能性接合焊盘105与封装衬底300连接的第一接合线415电连接至第一控制器500。
在一些实施例中，虽然未示出，但是第一半导体芯片101或第二半导体芯片201的接合焊盘可经再分配线耦接至形成在第一半导体芯片101或第二半导体芯片201的顶表面的中心区上的中心焊盘(未示出)。
[另一些示例实施例]
图5是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
参照图5，半导体封装件15可构造为具有与图4A的半导体封装件14的结构相似的结构。与半导体封装件14不同的是，半导体封装件15可包括在封装衬底300的中心区上并且在第一芯片堆叠件100与第二芯片堆叠件200之间的公共控制器700。公共控制器700可通过粘合剂层703安装在封装衬底300的中心区上，并且可通过接合线715电连接至封装衬底300。可替换地，与图4D和图4E中所示的相似，公共控制器700可按照倒装芯片接合方式连接至封装衬底300。
公共控制器700可电连接至第一芯片堆叠件100和第二芯片堆叠件200。例如，第一芯片堆叠件100可通过将第一功能性接合焊盘105与公共控制器700连接的第一接合线415电连接至公共控制器700。第二芯片堆叠件200可通过将第二功能性接合焊盘205与公共控制器700连接的第二接合线425电连接至公共控制器700。
[另一些示例实施例]
图6A是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。图6B是沿着图6A的线A1-A2截取的剖视图。图6C是沿着图6A的线B1-B2截取的剖视图。图6D是示出图6B的半导体封装件的修改形式的剖视图。图6E是示出图6C的半导体封装件的修改形式的剖视图。
参照图6A、图6B和图6C，与图3A的半导体封装件13相似，半导体封装件16可包括安装在封装衬底300上的第一芯片堆叠件100和第二芯片堆叠件200。第一芯片堆叠件100可包括第一下堆叠件100a和第一上堆叠件100b，在第一下堆叠件100a和第一上堆叠件100b中的每一个中堆叠有第一半导体芯片101以形成阶梯结构。第二芯片堆叠件200可包括第二下堆叠件200a和第二上堆叠件200b，在第二下堆叠件200a和第二上堆叠件200b中的每一个中堆叠有第二半导体芯片201以形成阶梯结构。
第一半导体芯片101中的每一个可设为具有边缘焊盘结构；例如，第一半导体芯片101中的每一个可包括设置在其顶表面的一个边缘区(例如，右边缘区)上的第一功能性接合焊盘105和第一辅助焊盘106。第一功能性接合焊盘105可设为占据第一半导体芯片101的 顶表面的边缘区的例如一半区域，并且第一辅助焊盘106可设为占据第一半导体芯片101的顶表面的边缘区的其余区域。第二半导体芯片201中的每一个可设为具有边缘焊盘结构；例如，第二半导体芯片201中的每一个可包括局部地设置在其顶表面的一个边缘区(例如，左边缘区)上的第二功能性接合焊盘205和第二辅助焊盘206。第二功能性接合焊盘205可设为占据第二半导体芯片201的顶表面的边缘区的一半区域，并且第二辅助焊盘206可设为占据第二半导体芯片201的顶表面的边缘区的其余区域。
第一芯片堆叠件100和第二芯片堆叠件200可彼此对称。例如，第一芯片堆叠件100可具有向左升高的阶梯结构，而第二芯片堆叠件200可具有向右升高的阶梯结构。第一芯片堆叠件100的第一功能性接合焊盘105可设置在邻近线B1-B2或沿着线B1-B2的一个区上，并且第一辅助焊盘106可设置在邻近线A1-A2或沿着线A1-A2的另一区上。第二芯片堆叠件200的第二功能性接合焊盘205可设置在邻近线A1-A2或沿着线A1-A2的所述另一区上，并且第二辅助焊盘206可设置在邻近线B1-B2或沿着线B1-B2的所述一个区上。因此，第一功能性接合焊盘105可设置为邻近第二辅助焊盘206，并且第二功能性接合焊盘205可设置为邻近第一辅助焊盘106。
半导体封装件16还可包括设置在封装衬底300的中心区上并且在第一芯片堆叠件100与第二芯片堆叠件200之间的第一控制器500和第二控制器600。第一控制器500可安装在封装衬底300的中心区的右侧部分上(例如，邻近线B1-B2或设置在线B1-B2上)，并且可电连接至第一芯片堆叠件100。第二控制器600可安装在封装衬底300的中心区的左侧部分上(例如，邻近线A1-A2或设置在线A1-A2上)，并且可电连接至第二芯片堆叠件200。
第一控制器500和第二控制器600可利用引线接合技术电连接至封装衬底300，如图6B和图6C所示。
第二控制器600可通过粘合剂层603安装在封装衬底300的中心区上，并且可通过接合线615电连接至封装衬底300，如图6B所示。接合线615可通过第二控制器600与第一芯片堆叠件100之间的 间隙区连接至封装衬底300。第二芯片堆叠件200可通过将第二功能性接合焊盘205与第二控制器600连接的第二接合线425电连接至第二控制器600。耦接至第二辅助焊盘206的第二辅助接合线426可连接至第二芯片堆叠件200与第一控制器500之间的封装衬底300，如图6C所示。
如图6C所示，第一控制器500可通过粘合剂层503安装在封装衬底300的中心区上，并且可通过接合线515电连接至封装衬底300。接合线515可连接至第一控制器500和第二芯片堆叠件200之间的封装衬底300。第一芯片堆叠件100可通过将第一功能性接合焊盘105与第一控制器500连接的第一接合线415电连接至第一控制器500。耦接至第一辅助焊盘106的第一辅助接合线416可连接至第一芯片堆叠件100与第二控制器600之间的封装衬底300，如图6B所示。
可替换地，第一控制器500和第二控制器600可按照倒装芯片接合方式连接至封装衬底300，如图6D和图6E所示。
例如，如图6D所示，第二控制器600可通过设置在封装衬底300的中心区上的焊料球604电连接至封装衬底300。第二芯片堆叠件200可通过将第二功能性接合焊盘205与封装衬底300连接的第二接合线425(如图6D所示)并且通过将第二辅助焊盘206与封装衬底300连接的第二辅助接合线426(如图6E所示)电连接至第二控制器600。
如图6E所示，第一控制器500可通过设置在封装衬底300的中心区上的焊料球504电连接至封装衬底300。第一芯片堆叠件100可通过将第一功能性接合焊盘105与封装衬底300连接的第一接合线415(如图6E所示)并且通过将第一辅助焊盘106与封装衬底300连接的第一辅助接合线416(如图6D所示)电连接至第一控制器500。
[另一些示例实施例]
图7是示出根据本发明构思的另一示例实施例的半导体封装件的透视图。
参照图7，半导体封装件17可构造为具有与图6A的半导体封装件16的结构相似的结构。与半导体封装件16不同的是，半导体封装件17可包括在封装衬底300的中心区上并且在第一芯片堆叠件100 与第二芯片堆叠件200之间的公共控制器700。公共控制器700可通过粘合剂层703安装在封装衬底300的中心区上，并且可通过接合线715电连接至封装衬底300。可替换地，与图6D和图6E所示的相同，公共控制器700可按照倒装芯片接合方式连接至封装衬底300。
公共控制器700可电连接至第一芯片堆叠件100和第二芯片堆叠件200。例如，第一芯片堆叠件100可通过将第一功能性接合焊盘105与公共控制器700连接的第一接合线415并且通过将第一辅助焊盘106与公共控制器700连接的第一辅助接合线416电连接至公共控制器700。第二芯片堆叠件200可通过将第二功能性接合焊盘205与公共控制器700连接的第二接合线425并且通过将第二辅助焊盘206与公共控制器700连接的第二辅助接合线426电连接至公共控制器700。
[应用]
图8A是示出包括根据本发明构思的示例实施例的半导体封装件在内的存储卡的框图。图8B是示出包括根据本发明构思的示例实施例的半导体封装件在内的信息处理系统的示例的框图。
参照图8A，存储卡1200可包括主机1230、存储器装置1210和控制它们之间的数据交换的存储器控制器1220。静态随机存取存储器(SRAM)1221可用作处理单元1222的操作存储器。主机接口1223可包括连接至存储卡1200的主机的数据交换协议。错误校正块1224可构造为检测和校正包括在从存储器装置1210读取的数据中的错误。存储器接口1225可构造为与存储器装置1210相接口。处理单元1222可执行用于存储器控制器1220的数据交换的一般控制操作。存储器装置1210可包括根据本发明构思的示例实施例的半导体封装件11至18中的至少一个。此外，处理单元1222可包括根据本发明构思的示例实施例的半导体封装件11至18中的至少一个。
参照图8B，可利用包括根据本发明构思的示例实施例的半导体封装件11至18中的至少一个在内的存储器系统1310来实现信息处理系统1300。例如，信息处理系统1300可为移动装置和/或计算机。在示例实施例中，除了存储器系统1310以外，信息处理系统1300 还可包括电连接至系统总线1360的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340和用户接口1350。存储器系统1310可包括存储器装置1311和存储器控制器1312，并且在一些实施例中，存储器系统1310可构造为与参照图8A描述的存储卡1200实质上一致。CPU 1330和RAM 1340可包括根据本发明构思的示例实施例的半导体封装件11至18中的至少一个。
由CPU 1330处理的数据和/或从外部输入的数据可存储在存储器系统1310中。在特定实施例中，信息处理系统1300还可包括(或为)例如应用芯片组、相机图像传感器、相机图像信号处理器(ISP)、输入/输出装置等。例如，可按照半导体磁盘装置(例如，SSD)的形式设置存储器系统1310，并且在这种情况下，信息处理系统1300可稳定和可靠地将大量数据存储在存储器系统1310中。
在整个说明书中，在一个实施例中示出的特征可并入在本发明构思的精神和范围内的其它实施例中。
根据本发明构思的示例实施例，半导体封装件可包括半导体芯片，在该半导体芯片中将焊盘布置为允许半导体封装件的体积减小并因此允许半导体产品的体积减小。此外，可减小半导体芯片在半导体封装件中占据的区域，并有效地执行引线接合工艺，因此，可以增大制造半导体封装件的产量。
虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。