为在上升沿进行操作的系统产生时钟的方法.pdf

提供了一种为在上升沿进行操作的系统产生时钟的方法。提供了一种转换输入时钟以产生输出时钟并给某个系统提供所述输出时钟的方法。所述方法包括：设置期望的输出时钟值和变量值并判定输入时钟是否为上升沿；当输入时钟是上升沿时，将输出时钟值加到变量值上以提供计算值；比较计算值和输入时钟值；以及作为比较的结果，当计算值等于或大于输入时钟值时，将输出时钟输出为逻辑状态“1”并将通过从计算值减去输入时钟值所得到的值设定为变量值。

权利要求书1.  一种为在上升沿进行操作的系统产生时钟的方法，所述方法转换输入时钟以产生输出时钟并给某个系统提供所述输出时钟，所述方法包括：设置期望的输出时钟值和变量值并判定输入时钟是否为上升沿；当输入时钟是上升沿时，将所述输出时钟值加到所述变量值上以提供计算值；比较所述计算值和所述输入时钟值；以及作为比较的结果，当所述计算值等于或大于所述输入时钟值时，将输出时钟输出为逻辑状态‘1’并将通过从所述计算值减去所述输入时钟值所得到的值设定为所述变量值。2.  根据权利要求1所述的方法，其中所述输出时钟值被设定为小于输入时钟的频率。3.  根据权利要求1所述的方法，其中所述输入时钟是否为上升沿的判定包括当输入时钟不是上升沿时，继续检查输入时钟是否为上升沿。4.  根据权利要求1所述的方法，其中作为比较的结果当所述计算值小于所述输入时钟值时，用所述计算值来设定所述变量值，然后检查输入时钟是否为上升沿。5.  根据权利要求1所述的方法，其中当所述计算值等于或大于所述输入时钟值时，所述输出时钟被输出具有逻辑状态‘1’，然后在输入时钟的上升沿时被输出具有逻辑状态‘0’。6.  根据权利要求1所述的方法，其中所述变量值初始被设定为0，且在这种情况下，输出时钟被设定为逻辑状态‘0’。7.  根据权利要求1所述的方法，进一步包括：在将通过从所述计算值减去所述输入时钟值所得到的值设定为所述变量值之后，判定输入时钟是否为上升沿。

说明书为在上升沿进行操作的系统产生时钟的方法
技术领域
本公开涉及产生在上升沿进行操作的时钟的方法，更具体地，涉及在简单的结构中以高精确度产生时钟信号的方法。
背景技术
时钟信号是有规律地出现逻辑状态‘1’和‘0’的方波信号。在一般的系统中，时钟具有一定的占空比且系统用时钟进行同步以处理各种信号。
时钟产生装置可以是产生待用于系统中的具有一定占空比的时钟的装置且可以包括PLL电路。然而，该PLL电路具有的限制在于，其逻辑复杂且其需要许多晶体管。
图1示出如何给需要具有一定占空比的时钟的系统提供时钟。
参考图1，PLL电路11调整输入时钟并产生适合于系统12的输出时钟。在这种情况下，可以在硬件和软件中实现该PLL电路，且因为硬件PLL结构具有高精确度但在逻辑结构方面复杂，因此它需要很多的晶体管。相反，软件型的PLL结构具有的限制在于，其很难确保输出时钟的精确度。
另外，为了给系统提供具有一定占空比的时钟，需要通过PLL电路的时钟调整，但是仅仅在时钟的上升沿或下降沿进行操作的系统不需要具有复杂结构的PLL电路。因而，在需要不具有一定占空比的时钟的系统中，需要精确地产生时钟。
发明内容
实施例提供了在系统在时钟的上升沿进行操作的情况下，通过简单的结构以高精确度产生时钟的方法。
在一个实施例中，一种转换输入时钟以产生输出时钟并给某个系统提供所述输出时钟的方法包括：设置期望的输出时钟值和变量值并判定输入时钟是否为上升沿；当输入时钟是上升沿时，将输出时钟值加到变量值上以提供计算值；比较计算值和输入时钟值；以及作为比较的结果，当计算值等于或 大于输入时钟值时，将输出时钟输出为逻辑状态‘1’并将通过从计算值减去输入时钟值所得到的值设定为变量值。
输出时钟值可以被设定为小于输入时钟的频率。
输入时钟是否为上升沿的判定可以包括当输入时钟不是上升沿时，继续检查输入时钟是否为上升沿。
作为比较的结果，当计算值小于输入时钟值时，可以用计算值来设定变量值，然后可以检查输入时钟是否为上升沿。
当计算值等于或大于输入时钟值时，输出时钟可以被输出具有逻辑状态‘1’，然后在输入时钟的上升沿时被输出具有逻辑状态‘0’。
变量值可以初始地被设定为0，且在这种情况下，输出时钟可以被设定为逻辑状态‘0’。
该方法可以进一步包括：在将通过从计算值减去输入时钟值所得到的值设定为变量值之后，判定输入时钟是否为上升沿。
在以下的附图和说明中阐述了一个以上实施例的细节。通过说明书和附图，以及通过权利要求书，其他特征将是显而易见的。
附图说明
图1示出如何给需要具有一定占空比的时钟的系统提供时钟。
图2示出使用根据实施例的时钟产生装置的情况的示例。
图3示出根据实施例的用于在上升沿进行操作的系统的时钟产生装置的配置。
图4是根据实施例的用于在上升沿进行操作的系统的时钟产生装置的操作流程图。
图5是通过根据实施例的为在上升沿进行操作的系统产生时钟的方法而产生的输出时钟的示例性波形图。
具体实施方式
现在将详细地参考本公开的实施例，在附图中示出了其示例。
图2示出使用根据实施例的时钟产生装置的情况的示例，且图3示出根据实施例的用于在上升沿进行操作的系统的时钟产生装置的配置。
参照图2和图3，根据实施例的时钟产生装置应用于通过上升沿进行操作的系统。另外，时钟产生装置110改变输入时钟以适合于系统120并给系统120提供所产生的输出时钟。
另外，时钟产生装置110可以包括输出时钟设置单元111和输出时钟产生单元113。
输出时钟设置单元111用来设置将提供给系统120的输出时钟且可以是用户界面，利用该界面，用户设置输出时钟。例如，它可以包括显示在显示器上以能够输入输出时钟的输入画面，以及诸如键盘的输入设备。
也就是，用户可以通过使用键盘输入期望的输出时钟至显示在显示器上的输入画面以设置输出时钟。
在这种情况下，由于在本实施例中输出时钟通过利用输入时钟的上升沿来产生，所以输出时钟可以被设定为小于输入时钟。另外，为输出时钟设置单元111所设置的数值的单位是频率。
输出时钟产生单元113基于由输出时钟设置单元111所设定的设置值来改变输入时钟的频率并产生输出时钟。参照图4和图5来描述输出时钟产生单元113的操作。
图4是根据实施例的用于在上升沿进行操作的系统的时钟产生装置的操作流程图。
参照图4，首先在步骤S110中设置期望的输出时钟值N和变量值N’。在这种情况下，输出时钟值N被设置为小于输入时钟值M。另外，通过输出时钟设置单元111来设置输出时钟值且变量值N’初始被设定为‘0’。
接下来，输出时钟产生单元113接收输入时钟和由输出时钟设置单元111所设置的输出时钟值，基于输出时钟值转换输入时钟的频率，然后产生并输出输出时钟。
特别地，在步骤S120判定输入时钟是否为上升沿，且当为否定时，继续地检查输入时钟是否为上升沿。在这种情况下，以逻辑状态‘0’来初始地设定输出时钟。
当判定输入时钟为上升沿时，在步骤S130中输出时钟产生单元113将变量值N’加到输出时钟值N上以产生计算值N”。
接下来，在步骤S140中比较输入时钟值M和计算值N”，且当后者小于前者(在步骤S140中为否)时，在步骤S150中用计算值N”来设定变量值N’。 另外，在步骤S120中再次判定输入时钟是否为上升沿。
当计算值N”等于或大于输入时钟值M(在步骤S140中为是)时，在步骤S160中输出时钟产生单元113产生逻辑状态‘1’的输出时钟达一定时间并将通过从计算值N”减去输入时钟值M所得到的值设定为变量值N’。
接下来，在步骤S120中判定输入时钟是否为上升沿，并通过重复地执行这样的操作，将被转换成频率的输出时钟设定为输出设置值。
输出时钟的逻辑状态‘1’所保持的时间期间与输入时钟的逻辑状态‘1’的宽度相同。也就是，输出时钟的输出状态保持逻辑状态‘1’然后在输入时钟的下降沿时改变为逻辑状态‘0’。
所以，输出时钟产生单元113保持输出时钟在逻辑状态‘1’并在步骤S170中，在输入时钟的下降沿时输出具有逻辑状态‘0’的输出时钟。
图5是通过根据实施例的为在上升沿进行操作的系统产生时钟的方法而产生的输出时钟的示例性波形图。
图5示出了输入时钟值M是300MHz且输出时钟值N是100MHz。当输入时钟的第一个上升沿E_up1被输入(在步骤S120中为是)，同时在步骤S110中输出时钟值N初始被设定为100且变量值N’初始被设定为0时，在步骤S130中输出时钟值N‘100’被加到变量值N’‘0’上以提供计算值N”‘100’。
接下来，在步骤S140中比较计算值N”‘100’与输入时钟值M‘300’，且由于后者M大于前者N”(在步骤S140中为否)，在步骤S150中用计算值N”来设定变量值N’。因此，变量值N’变成100，然后在步骤S120中判定输入时钟是否为上升沿。
接下来，当输入时钟的第二个上升沿E_up2被输入时，在步骤S130中输出时钟值N‘100’被加到变量值N’‘100’上以提供计算值N”‘200’。
接下来，在步骤S140中比较输入时钟值M‘300’与计算值N”‘200’，且由于前者M大于后者N”(在步骤S140中为否)，在步骤S150中用计算值N”来设定变量值N’，变量值N’变成200，然后在步骤S120中判定输入时钟是否为上升沿。
接下来，当输入时钟的第三个上升沿E_up3被输入时，在步骤S130中输出时钟值N‘100’被加到变量值N’‘200’上以提供计算值N”‘300’。另外，在步骤S140中比较输入时钟值M‘300’与计算值N”‘300’，且由于前者M等于后者N”(在步骤S140中为是)，在步骤S160中输出时钟被输出为逻辑 状态‘1’且通过从计算值N”‘300’减去输入时钟值M‘300’所得到的零被设定为变量值N’。
接下来，在步骤S120中再次判定输入时钟是否为上升沿，且随着重复这样的过程，产生了输出时钟。
输出时钟保持逻辑状态‘1’，然后在步骤S170中在输入时钟的下降沿时输出时钟保持逻辑状态‘0’。
因此，当应用于为仅利用时钟的上升沿而无需一定占空比的、在上升沿进行操作的系统产生时钟时，能够无需使用复杂的PLL就能产生时钟。另外，能够确保软件型PLL结构可能无法确保的输出时钟的精确度。